Les nouveaux besoins en communications sans fil pussent le développement de systèmes de transmission RF en termes the reconfigurabilité, multistandard et à basse consommation. Cette thèse propose d'une nouvelle architecture de réception capable d'adresser ces aspects. Le sous échantillonnage est appliquée et permet d'exploiter et certain nombre d'avantages liées au traitement du signal à Temps Discret, notamment le filtrage et la décimation, permettant de relâcher les contraintes liées aux ADCs en maintenant des caractéristiques multistandard et de reconfigurabilité. Un simulateur large bande développé et une nouvelle méthode ce conception système permettent répondre à des limitations au niveau système comme le repliement spectral, séparer les différentes contributions dans la dégradation du SNDR, séparer les différentes contraintes des blocs pour la définition d'un plan de fréquence et the filtrage optimaux. L'architecture à sous échantillonnage proposée dans la thèse est résultat d'une comparaison quantitative des différentes architectures à sous échantillonnage, tout en appliquant la méthode et l'outil de conception système développés; et représente le meilleur compromis entre la consommation électrique et l'agilité, dans le contexte voulu. Le bloc de filtrage à temps discret est identifié comme étant critique. Des effets come les capacités parasites, l'imparité entre les capacités, le bruit du commutateur, le gain finit de Ampli OP, sont évalués à travers d'une simulation comportementale en VHDL-AMS. On observe la robustesse des circuits orientés temps discret par rapport les contraintes des nouvelles technologies intégrés. Finalement, le système est spécifié en termes de bruit de phase, qui peuvent représenter jusqu'à 30% de la consommation en puissance. Dans ce but, une nouvelle méthode numérique est proposée pour évaluer le rapport signal sur distorsion due au jitter SDjR dans le processus de sous échantillonnage. En plus, une conclusion non intuitive est survenue de cette étude, où on que réduire la fréquence d'échantillonnage n'augmente pas les contraintes en termes de jitter pour le système. L'architecture proposée issue de cette étude est sujet d'un développement circuit pour la validation du concept.
| Identifer | oai:union.ndltd.org:CCSD/oai:tel.archives-ouvertes.fr:tel-00670162 |
| Date | 11 March 2011 |
| Creators | Lolis, Luis |
| Publisher | Université Sciences et Technologies - Bordeaux I |
| Source Sets | CCSD theses-EN-ligne, France |
| Language | English |
| Detected Language | French |
| Type | PhD thesis |
Page generated in 0.0019 seconds