Orientador: Prof. Dr. Ricardo Suyama / Dissertação (mestrado) - Universidade Federal do ABC, Programa de Pós-Graduação em Engenharia da Informação, 2017. / O metodo estatistico de Independent Component Analysis (ICA) e um dos mais
amplamente utilizados para solucionar o problema de Blind Source Separation (BSS)
que, junto a outros metodos de processamento de sinais, sao colocados a prova com o
aumento do numero das fontes de sinais e amostras disponiveis para processamento,
e sao a base de aplicacoes com requisitos de desempenho cada vez maiores.
O objetivo deste trabalho e realizar o estudo do metodo ICA e analise dos algoritmos
FastICA e Joint Approximate Diagonalization of Eigen-matrices (JADE)
implementados em Field-Programmable Gate Array (FPGA) e seu comportamento
quando variamos o numero de amostras das misturas e os numeros de iteracoes ou
updates. Outros trabalhos de pesquisa ja foram realizados com o objetivo de demonstrar
a viabilidade da implementacao de tais algoritmos em FPGA, mas pouco
apresentam sobre o metodo utilizado para definir detalhes de implementacao como
numero de amostradas utilizados, a razao da representacao numerica escolhida e
sobre o thoughtput alcancado.
A analise que este trabalho propos realizar, num primeiro momento, passa por
demonstrar o comportamento do core dos algoritmos quando implementados utilizando
diferentes representacoes numericas de ponto flutuante com precisao simples
(32 bits) e ponto fixo com diferentes numeros de amostras e fontes a serem estimadas,
por meio de simulacoes. Foi verificada a viabilidade desses serem utilizados
para atender aplicacoes que precisam resolver o problema de BSS com boa acuracia,
quando comparados com implementacoes dos mesmos algoritmos que se utilizaram
de uma representacao numerica de ponto flutuante com precisao dupla (64 bits).
Utilizando o Simulink R¿e a biblioteca DSP Builder R¿da Altera R¿para implementar
os modelos de cada algoritmo, foi possivel analisar outros aspectos importantes, em
busca de demonstrar a possibilidade da utilizacao de tais implementacoes em aplicacoes
com requisitos de tempo real, que necessitam de alto desempenho, utilizando
FPGA de baixo custo, como: a quantidade de recursos de FPGA necessarios na
implementacao de cada algoritmo, principalmente buscando minimizar a utilizacao
de blocos DSP, a latencia, e maximizar o throughput de processamento. / Independent Component Analysis (ICA) is one of the most widely used statistical
method to solve the problem of Blind Source Separation (BSS), which, along
with other signal processing methods, faces new challenges with the increasing the
number of signal sources and samples available for processing, being the base of
applications with increasing performance requirements.
The aim of this work is to study the FastICA and the Joint Approximate Diagonalization
of Eigen-matrices (JADE) algorithms and implement them in Field-
Programmable Gate Array (FPGA). Other researches have already been carried out
with the objective of demonstrating the feasibility of implementing such algorithms
in FPGA, but they present little about the methodology used and implementation
details such as the number of samples used, why the numerical representation was
chosen and the obtained thoughtput.
The analysis carried out in this work demonstrates the behavior of the core of
the algorithms when implemented using different representations, such as singleprecision
floating-point (32 bits) and fixed point with different numbers of samples
and sources to be estimated. It was verified these immplementations are able to solve
the BSS problem with good accuracy when compared with implementations of the
same algorithms that exmploy a double-precision floating-point representation (64
bits).
Using the Simulink R¿ and Alterafs R¿ DSP Builder R¿ library to implement the models
of each algorithm, it was possible to analyze other important aspects, in order
to demonstrate the possibility of using such implementations in applications with
real-time requirements that require high performance, using low cost FPGA, such
as: the necessary FPGA resources in the implementation of each algorithm, mainly
seeking to minimize the use of DSP blocks, latency, and to maximize the processing
throughput.
| Identifer | oai:union.ndltd.org:IBICT/oai:BDTD:108548 |
| Date | January 2017 |
| Creators | Fratini Filho, Oswaldo |
| Contributors | Suyama, Ricardo, Fazanaro, Filipe Ieda, Ferrari, Rafael |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf, 86 f. : il. |
| Source | reponame:Repositório Institucional da UFABC, instname:Universidade Federal do ABC, instacron:UFABC |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | http://biblioteca.ufabc.edu.br/index.php?codigo_sophia=108548&midiaext=75360, http://biblioteca.ufabc.edu.br/index.php?codigo_sophia=108548&midiaext=75359, Cover: http://biblioteca.ufabc.edu.brphp/capa.php?obra=108548 |
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