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Previous issue date: 2014-02-21 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES / In this work, we analyse different architectures of analog-to-digital converters (ADC)
and propose an architecture based on sampling by crossing levels and adaptive
quantization step, aiming at reducing the energy required to convert and process
specific signals. The proposed architecture has parameters which can be dynamically
configured by the user, as to adapt the conversion process to the signal being
sampled and to the requirements of power consumption of the target application. The
architecture was modeled and simulated using Matlab, and used to convert several
test signals, of which an ECG signal. The use of the proposed architecture resulted in
SNR improvements of up to 10dB if compared against uniform (periodic) sampling.
The digital logic was implemented in FPGA from a SystemVerilog description
functionally compatible with the Matlab model, and the analog part was implemented
with discrete components. / Neste trabalho, faz-se uma análise de diferentes arquiteturas de conversores
analógico-digitais, e propõe-se uma arquitetura de conversor analógico-digital
baseado em amostragem por cruzamento de níveis (não-uniforme) com adaptação
do passo de quantização, com o objetivo de reduzir o consumo de energia requerido
pela conversão analógica-digital e processamento de sinais com características
específicas. A arquitetura proposta possui parâmetros que podem ser configurados
dinamicamente pelo usuário, a fim de que o processo de conversão se adeque às
características do sinal a ser amostrado e aos requerimentos de consumo de energia
da aplicação. A arquitetura foi modelada e simulada em MatLab, tendo sido utilizada
na conversão de diversos sinais de teste, dentre os quais um sinal típico de
eletrocardiograma. Verificou-se que a amostragem não-uniforme com adaptação do
passo de quantização proposta resultou em um aumento da relação sinal-ruído do
sinal amostrado de até 10dB quando comparado com a amostragem uniforme. A
implementação da parte digital foi feita em FPGA a partir de uma descrição em
SystemVerilog funcionalmente compatível com o modelo em Matlab, e a parte
analógica foi implementada com componentes discretos.
| Identifer | oai:union.ndltd.org:IBICT/oai:tede.biblioteca.ufpb.br:tede/5298 |
| Date | 21 February 2014 |
| Creators | Silva, Verônica Maria Lima |
| Contributors | Souza, Antonio Augusto Lisboa de, Catunda, Sebastian Yuri Cavalcanti |
| Publisher | Universidade Federal da Paraíba, Programa de Pós-Graduação em Engenharia Elétrica, UFPB, BR, Engenharia Elétrica |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da UFPB, instname:Universidade Federal da Paraíba, instacron:UFPB |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | -266050410927282029, 600, 600, 600, 600, 9135862898645289501, -1431013593610671097, 3590462550136975366 |
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