Submitted by Cristiane Chim (cristiane.chim@ucpel.edu.br) on 2017-04-10T13:20:18Z
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rafael dos santos.pdf: 1289811 bytes, checksum: 54a9a86d2ea3e9ebe786970bab2db37b (MD5) / Made available in DSpace on 2017-04-10T13:20:18Z (GMT). No. of bitstreams: 1
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Previous issue date: 2017-02-16 / Video coding is one of the rapidly expanding areas. More and more companies are investing in
this area. The transmission and storage of videos in raw form is costly and often impractical,
as in the case of ultra high definition videos (UHD). With this goal the video encoders and
video coding standards arise, such as the HEVC, focus of this work. With the HEVC it is
possible to compress a video with approximately half the number of bits that its predecessor,
the H.264/AVC, maintaining practically the same quality characteristics of the original video.
In this way, the development of specific integrated circuits for video processing is an important
activity in the area of digital systems research, since software solutions generally do not achieve
the performance and energy efficiency necessary for several applications, especially for mobile
devices. Motivated by the need for low power consumption, this work applies the Hybrid coding
concept, whose purpose is to divide the operands into groups of m bits, coding each group using
the Gray code, and using the behavior of the binary code to propagate the carry between the
groups. Thus, the number of transitions in each group can be reduced and a regular structure can
be obtained, where the least significant groups of the result depend only on the least significant
groups of operators, thus reducing the number of transitions between bits.
The goal of this work is the implementation of hardware architectures for modules of the HEVC
video coding standard using arithmetic operators of hybrid coding, aiming the low energy consumption.
The study explores the feasibility of using hybrid coding in video coding, and quantifying
the gain in power and energy of such operators. The work seeks to identify which HEVC
modules are most suitable for the employment of such operators, aiming for greater reductions
in energy consumption. Hardware architectures for the Interpolation (for fractional motion estimation),
the calculation of SAD - Sum of Absolute Differences, and for Quantization, were
developed. In addition, the work proposes two new hybrid adders, and their use in video coding
module architectures. Results show a power reduction of the architectures using hybrid encoding
arithmetic operators, when compared to the same architecture using conventional arithmetic
operators, with binary coding. / A codificação de vídeo é uma das áreas que está em grande expansão. Cada vez mais empresas
estão investindo nesta área. A transmissão e o armazenamento de vídeos na forma bruta é
custosa e muitas vezes impraticável, como no caso de vídeos de definição ultra alta (Ultra High
Definition - UHD). Com este objetivo surgiram os codificadores de vídeo e os padrões de codificação
de vídeo, tal como o HEVC, foco deste trabalho. Com o HEVC é possível comprimir
um vídeo com aproximadamente metade do número de bits que o seu antecessor, o H.264/AVC,
mantendo praticamente as mesmas características de qualidade do vídeo original. Desta forma,
o desenvolvimento de circuitos integrados específicos para processamento de vídeo é uma atividade
importante na área de pesquisa de sistemas digitais, uma vez que soluções em software
geralmente não atingem desempenho e eficiência energética necessários para diversas aplicações,
em especial para dispositivos móveis. Motivado pela necessidade de baixo consumo energético,
este trabalho aplica o conceito de codificação híbrida, que tem por finalidade dividir os
operandos em grupos de m bits, codificando cada grupo, utilizando o código Gray e, ainda,
utilizando o comportamento do código binário para propagar o carry entre os grupos. Assim, o
número de transições em cada grupo pode ser reduzido e uma estrutura regular pode ser obtida,
onde os grupos menos significativos do resultado dependem somente dos grupos menos significativos
dos operadores, reduzindo assim o número de transições entre bits. A proposta deste
trabalho é a implementação de arquiteturas de hardware para módulos do padrão de codificação
de vídeo HEVC utilizando operadores aritméticos de codificação híbrida, visando o baixo consumo
energético. O estudo explora a viabilidade do uso da codificação híbrida na codificação
de vídeo, e a quantificação do ganho em potência e energia de tais operadores. O trabalho também
procura identificar quais módulos do HEVC são mais adequados para o emprego de tais
operadores, visando maiores reduções no consumo de energia. Foram desenvolvidas arquiteturas
de hardware para os módulos de interpolação (para estimação de movimento fracionário),
para o cálculo do SAD – Soma das Diferenças Absolutas e para a Quantização. Além disso, o
trabalho propõe dois novos somadores híbridos e seu uso em arquiteturas de módulos de codificação
de vídeo. Resultados mostram redução de potência das arquiteturas usando os operadores
aritméticos de codificação híbrida, quando comparado a mesma arquitetura usando operadores
aritméticos convencionais, com codificação binária.
| Identifer | oai:union.ndltd.org:IBICT/oai:tede.ucpel.edu.br:tede/591 |
| Date | 16 February 2017 |
| Creators | Ferreira, Rafael dos Santos |
| Contributors | Diniz, Claudio, Costa, Eduardo Antônio César da, Almeida, Sérgio José Melo de, Zatt, Bruno |
| Publisher | Universidade Catolica de Pelotas, Mestrado em Engenharia Eletronica e Computacao#, #8441657112416264052#, #600, UCPel, Brasil, Centro de Ciencias Sociais e Tecnologicas#, #-8792015687048519997#, #600 |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações do UCpel, instname:Universidade Católica de Pelotas, instacron:UCPEL |
| Rights | info:eu-repo/semantics/openAccess |
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