Com o crescimento acelerado da complexidade das aplicações e softwares que exigem alto desempenho, o hardware e sua arquitetura passou por algumas mudanças para que pudesse atender essa necessidade. Uma das abordagens propostas e desenvolvidas para suportar essas aplicações, foi a integração de mais de um core de processamento em um único circuito integrado. Inicialmente, a comunicação utilizando barramento foi escolhida, pela sua vantagem de reuso comparado a ponto a ponto. No entanto, com o aumento acelerado da quantidade de cores nos Systems-on-Chip (SoC), essa abordagem passou a apresentar problemas para suportar a comunicação interna. Uma alternativa que vem sendo explorada é a Network-on-Chip (NoC), uma abordagem que propõe utilizar o conhecimento de redes comuns em projetos de comunicação interna de SoC. Esse trabalho fornece uma arquitetura de NoC completa, configurável, parametrizável e no padrão Ethernet. Os três módulos básicos da NoC, Network Adapter (NA), Link e Switch, são implementados e disponibilizados. Os resultados foram obtidos utilizando o FPGA Stratix IV da Altera. As métricas de desempenho utilizadas para validação da NoC são a área no FPGA e o atraso na comunicação. Os parâmetros disponibilizados são referentes as configurações dos módulos desenvolvidos, considerando características apresentadas de aplicações DSP (Digital Signal Processing). O experimento utilizando dois NAs, dois cores e um Switch precisou de 7310 ALUTs do FPGA EP4SGX230KF40C2ES o que corresponde a 4% dos seus recursos lógicos. O tempo gasto para a transmissão de um quadro ethernet de 64 Bytes foi de 422 ciclos de clock a uma frequência de 50MHz. / With the accelerated growth of the complexity of the software and applications that require high performance, hardware and its architecture has undergone a few changes so it could meet that need. One of the proposals and approaches developed to support these applications, was the integration of more than one core processing in a single integrated circuit. Initially, the bus communication architecture was chosen, using for its reuse benefit compared to point-to-point. However, with the cores number increase in Systems-on-Chip (SoC), this approach began to present problems to support internal communication. An alternative that has been explored is the Network-on-Chip (NoC), an approach that proposes to use knowledge of common networks on internal communication projects of SOC. This dissertation focuses is to provide a complete NoC architecture, configurable, customizable and on standard Ethernet. The three NoC basic modules, Network Adapter (NA), Link and Switch, are implemented. The results were obtained using the Stratix IV FPGA. The performance metrics used for NoC validation are silicon area and latency. The available parameters are related to developed modules settings, considering features presented of DSP applications. The experiment using two NA, two cores and one Switch needed 7310 FPGA ALUTs which corresponds to 4% of their logical resources. The time for the transmission of an ethernet frame of 64 Bytes was 422 clock cycles at 50 MHz.
| Identifer | oai:union.ndltd.org:IBICT/oai:teses.usp.br:tde-05102016-141441 |
| Date | 03 June 2015 |
| Creators | Hélio Fernandes da Cunha Junior |
| Contributors | Vanderlei Bonato, Talles Marcelo Gonçalves de Andrede Barbosa, Ricardo Menotti |
| Publisher | Universidade de São Paulo, Ciências da Computação e Matemática Computacional, USP, BR |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da USP, instname:Universidade de São Paulo, instacron:USP |
| Rights | info:eu-repo/semantics/openAccess |
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