Este trabalho analisa a viabilidade de implementação de um sistema de compressão de vídeo em FPGAs com restrições de área e de recursos de roteamento, de modo a estudar as possibilidades oferecidas por pequenas áreas de lógica reconfigurável associadas a processadores clássicos. A técnica de eliminação de redundância espacial adotada é a Transformada Wavelet (WT), ao invés da já bastante explorada Transformada Cosseno (DCT). A arquitetura selecionada para efetuar a DWT é implementada no FPGA Xilinx XC6200, que apresenta características muito interessantes de reconfiguração rápida e dinâmica. Também foi desenvolvido um modelo estatístico dos erros de quantização associados à implementação da Transformada Waveletem aritmética de ponto fixo, auxiliando uma implementação em hardware mais eficiente em termos de área e desempenho. Algumas arquiteturas alternativas para a DWT são implementadas, para avaliação dos méritos de cada uma delas. Para permitir esta implementação, uma biblioteca de funções para processamento de sinais otimizada para o FPGA XC6200 também foi desenvolvida. Os resultados mostram que um sistema completo de compressão, utilizando os filtros propostos por Daubechies pode ser implementado utilizando o equivalente a 2500 portas lógicas e atinge taxas de compressão de aproximadamente 8 vezes sem perda significativa de qualidade em imagens monocromáticas de 256x256 pixels a 30 quadros por segundo / The purpose of this work is to study the problems associated with the implementation of a image compression system implemented with fine-grained FPGAs with scarce routing resources. The study intends to explore possibilities offered by small areas of reconfigurable logic coupled to classical processors. The image compression technique adopted was Discrete Wavelet Transform (DWT), instead the well-known Discrete Cosine Transform. The architecture was built in a Xilinx FPGA, the XC6200, a very interesting device due to its dynamic reconfigurable features. It was also developed a study about quantization errors in DWT processed with fixed point arithmetic. Some other DWT architectures are presented and the advantages are discussed. The implementation of these architectures led to the development of signal processing libraries optimized to XC6200. The implementation was made with only 2500 gates and showed that is possible to reach video rates. Frame sizes are 256x256 with 256 gray levels, and the compression rate is about 8 times
| Identifer | oai:union.ndltd.org:IBICT/oai:teses.usp.br:tde-23032015-195241 |
| Date | 28 September 2000 |
| Creators | Walter Soto Encinas Junior |
| Contributors | Edson dos Santos Moreira, Tereza Cristina Melo de Brito Carvalho, Celso Massaki Hirata, Valentin Obac Roda, Jan Frans Willem Slaets |
| Publisher | Universidade de São Paulo, Física, USP, BR |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/doctoralThesis |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da USP, instname:Universidade de São Paulo, instacron:USP |
| Rights | info:eu-repo/semantics/openAccess |
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