La reciente adopción del estándar de transmisión Japonés-Brasileño de TV Digital (SBTVDT)
por parte del gobierno peruano ha motivado a realizar investigaciones en torno a este
estándar por su naturaleza de “estándar abierto” permitiendo cooperar con un aporte
significativo para su desarrollo. Uno de los campos más interesantes en torno al SBTVD-T
es el formato de compresión de video digital en el cual se basan los
codificadores/decodificacores (CODEC’s).
Los CODEC’s del estándar SBTVD-T utilizan el formato de compresión H.264/AVC,
desarrollado por el Joint Video Team (JVT), el cual posee mayor tasa de compresión en
comparación con sus predecesores debido a la alta complejidad computacional que presentan
sus algoritmos.
El presente trabajo de tesis trata sobre el módulo de Estimación de Movimiento que forma
parte del proceso de Inter-Predicción del Codificador H.264/AVC, el cual presenta la mayor
complejidad computacional de todos los procesos del Codificador H.264/AVC. Para el
presente trabajo se desarrolló este módulo tomando en cuenta una de las principales
innovaciones del formato H.264/AVC: el algoritmo de Estimación de Movimiento
Fraccional con precisión Quarter-Pixel o 0.25 píxeles.
El objetivo del presente trabajo es aplicar este algoritmo para transmisión de video digital en tiempo real considerando que será utilizado para plataformas de dispositivos portátiles cuyas
características buscan reducir el consumo de energía y el espacio de hardware.
Este algoritmo fue implementado en una aplicación en el entorno de programación
MATLAB®, en base a un software de referencia disponible en el portal del grupo que los desarrolló, cuyos resultados se contrastaron con los obtenidos por la simulación de la
arquitectura hardware.
Posteriormente se diseño la arquitectura en base a artículos revisados para luego plantear
modificaciones que mejoren la frecuencia de procesamiento y la optimización de la cantidad de recursos lógicos requeridos. La arquitectura fue descrita en el lenguaje de descripción de
hardware VHDL, sintetizada para los dispositivos FPGA de la familia Cyclone II y Stratix II
de la compañía Altera® y se realizó la verificación funcional por medio de Testbenchs
utilizando la herramienta ModelSim de ALTERA.
De los resultados de la síntesis de la arquitectura se obtuvo la frecuencia de operación y por
simulación se verificó las cantidades de ciclos de reloj por operación, con lo que se pudo
fundamentar que la arquitectura diseñada para ser implementada en un FPGA de la familia
Cyclone II de la compañía ALTERA es capaz de procesar secuencias de video HDTV
(1920x1080 píxeles) a una tasa de 30 cuadros por segundo, es decir en tiempo real. / Tesis
| Identifer | oai:union.ndltd.org:PUCP/oai:tesis.pucp.edu.pe:123456789/869 |
| Date | 03 November 2011 |
| Creators | Villegas Castillo, Ernesto Cristopher |
| Publisher | Pontificia Universidad Católica del Perú |
| Source Sets | Pontificia Universidad Católica del Perú |
| Language | Spanish |
| Detected Language | Spanish |
| Type | info:eu-repo/semantics/bachelorThesis |
| Format | application/pdf |
| Source | Pontificia Universidad Católica del Perú, Repositorio de Tesis - PUCP |
| Rights | Atribución-NoComercial-SinDerivadas 2.5 Perú, info:eu-repo/semantics/openAccess, http://creativecommons.org/licenses/by-nc-nd/2.5/pe/ |
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