[pt] Este trabalho propõe uma nova estrutura de rede de
interconexão para o sistema de processamento paralelo
MULTIPLUS em desenvolvimento no NCE/UFRJ. A rede é
tolerante a falhas, e trabalha com chaves de 4 entradas e
4 saídas.
Inicialmente, discutem-se as formas de interconexão de
máquinas paralelas. Descrevem-se sucintamente algumas
arquiteturas de sistemas paralelos com ênfase no
MULTIPLUS. A seguir, comentam-se alguns conceitos básicos
a respeito de redes de interconexão. Apresenta-se a árvore
genealógica das redes de interconexão multiestágio,
acompanhada de um breve histórico do surgimento das
mesmas. Destacam-se algumas redes de percurso único
relacionadas com esta dissertação. Após uma introdução
aprofundada sobre tolerância a falhas, descrevem-se
algumas redes tolerantes a falhas. Uma análise bem
estruturada sobre tolerância a falhas lança as bases para
a proposta da rede de interconexão. Introduz-se o
subsistema de interconexão do MULTIPLUS, focalizando a
estrutura e os tipos de mensagens existentes. Discutem-se
vários aspectos relativos à rede proposta, tais como a
topologia, o algoritmo e tipo de roteamento e,
principalmente, o mecanismo de tolerância a falhas.
Descreve-se detalhadamente o projeto do elemento de
chaveamento 4x4, com destaque nas máquinas de estado
controladoras da chave, porém sem detrimento do circuito
de prioridade, do circuito de contagem de pacotes, do
circuito de comparação de tamanho da mensagem, do circuito
de chaveamento, e do circuito de realinhamento de
endereço. Inclui-se também uma descrição detalhada do
funcionamento do elemento de chaveamento. Por fim,
apresentam-se as expectativas de desempenho de uma rede
com 16 entradas e 16 saídas, onde calculam-se o atraso
para percorrer a rede de uma mensagem de leitura (12
pacotes), o atraso médio por pacote, o throughput médio
por porta, e o throughput médio total da rede. Compara-se
o desenho de três redes - uma de tamanho mínimo (4x4),
outra de tamanho máximo (256x256), e outra de tamanho
16x16 - implementadas com chaves 2x2 e 4x4. apresentam-se
os resultados do projeto, incluindo-se as EPLDs
selecionadas, o custo aproximado de uma rede de 256x256
implementada com as referidas EPLDs, e os tempos de
compilação dos blocos componentes da chave. Propõe-se a
implementação da chave em VLSI, bem como a inclusão da
capacidade de comunicação multicast, como futuros
desenvolvimentos. / [en] This work proposes a new structure of interconnection
network for the MULTIPLUS, a parallel processing system
under development at NCE/UFRJ. The network is fault
tolerant, and works with 4 inputs and 4 outputs switches.
Initially, some interconnection forms of parallel machines
are discussed. Some parallel systems architecture are
briefly described with emphasis on MULTIPLUS. Following,
some basic concepts of interconnection networks are
commented. A family tree of multistage interconnection
networks, and a short history of their appearance in the
literature, are presented. Some Single Path Networks, wich
are related with this dissertation, are briefly described.
After a deep introduction of fault tolerance, some fault-
tolerant interconnection network are described. A well-
structured analysis on fault tolerance gives the basis for
the interconnection network proposal. The MULTIPLUS
interconnection subsystem is introduced, focusing the
messages´ types and structure. Various aspects regarding
the proposed network - such as the topology, routing type
and algorithm and, mainly, the fault- tolerance mechanism -
are discussed. The design of the 4x4 switch is described
in details, with emphasis on switch controllers finite
state machines, but also including the priority circuit,
packet counting circuit, message size compariong circuit.
A detailed description of the seitch operation is given.
At last, the expectede performance of a 16 inputs and 16
outpus network, where a reading message (12 packets)
delay, the packet mean delay, port mean throughput, and
overall mean throughput are calculated. The performance of
3 networks - one with minimum size (4x4), other with
maximum size (256x256), and another with 16x16 size, each
of which implemented with 2x2 and 4x4 switches - are
compared. The design results are presented, including the
selected EPLDs, apprximated cost of a 256x256 network
implemented with the already mentioned EPLDs, and the
compiling times of the switch blocks. The switch
implementation in VLSI tecnology, as well the multicast
communication capability, are proposed as future
developments.
| Identifer | oai:union.ndltd.org:puc-rio.br/oai:MAXWELL.puc-rio.br:10080 |
| Date | 25 June 2007 |
| Creators | RENATO JOSE GONCALVES DE NAZARETH |
| Contributors | JULIO SALEK AUDE |
| Publisher | MAXWELL |
| Source Sets | PUC Rio |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | TEXTO |
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