Ce travail propose un modèle d'exécution pour les systèmes massivement parallèles qui vise à assurer le recouvrement des communications par les calculs. Le modèle d'exécution défini dans cette thèse est nommé SCAC: Synchronous Communication Asynchronous Computation. Ce modèle faiblement couplé, sépare l'exécution des phases de communication de celles de calculs afin de faciliter leur chevauchement pour recouvrir les délais de transfert de données. Pour permettre l'exécution simultanée de ces deux phases, nous proposons une approche basée sur trois niveaux: deux niveaux de contrôle hiérarchiques globalement centralisés/localement distribués et un niveau de calcul parallèle. Une implémentation générique et paramétrique du modèle SCAC a été réalisée afin de permettre la conception d'une architecture qui convient à l'application. Cette implémentation donne la possibilité au concepteur de choisir les composants de son système parmi un ensemble de composants préconçus, et d'en fixer les paramètres afin de construire la configuration SCAC adéquate à l'exécution de son application. Une estimation analytique est ensuite proposée pour évaluer les performances d'une application exécutée en mode SCAC. Cette estimation permet de prédire le temps d'exécution sans passer par l'implémentation physique afin de faciliter la conception du programme parallèle et la définition de la configuration de l'architecture SCAC. Le modèle SCAC a été validé par simulation, synthèse et implémentation sur une plateforme FPGA en traitant différents exemples d'applications de calcul parallèle. La comparaison des résultats obtenus par le modèle SCAC avec d'autres modèles a montré son efficacité en termes de flexibilité et d'accélération du temps d'exécution. / This work proposes an execution model for massively parallel systems aiming at ensuring the communications overlap by the computations. The execution model defined in this PhD thesis is named SCAC: Synchronous Communication Asynchronous Computation. This weakly coupled model separates the execution of communication phases from those of computation in order to facilitate their overlapping, thus covering the data transfer time. To allow the simultaneous execution of these two phases, we propose an approach based on three levels: two globally-centralized/locally-distributed hierarchical control levels and a parallel computation level. A generic and parametric implementation of the SCAC model was performed to fit different applications. This implementation allows the designer to choose the system components (from pre-designed ones) and to set its parameters in order to build the adequate SCAC configuration for the target application. An analytical estimation is proposed to evaluate the performance of an application running in SCAC mode. This estimation is used to predict the execution time without passing through the physical implementation in order to facilitate the parallel program design and the SCAC architecture configuration. The SCAC model was validated by simulation, synthesis and implementation on an FPGA platform, with different examples of parallel computing applications. The comparison of the results obtained by the SCAC model with other models has shown its effectiveness in terms of flexibility and execution time acceleration.
| Identifer | oai:union.ndltd.org:theses.fr/2015LIL10093 |
| Date | 23 October 2015 |
| Creators | Krichene, Haná |
| Contributors | Lille 1, Université de Sfax (Tunisie), Dekeyser, Jean-Luc, Abid, Mohamed |
| Source Sets | Dépôt national des thèses électroniques françaises |
| Language | French |
| Detected Language | French |
| Type | Electronic Thesis or Dissertation, Text |
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