En esta tesis se presenta el análisis de paralelismo en sus diferentes niveles
para una Sistema en Chip que consta de múltiples procesadores y una memoria
de almacenamiento de datos de alta densidad. El objetivo es utilizar
el paralelismo como una estrategia para reducir el consumo de energía de
las arquitecturas de cómputo VLSI. En particular, se describe la aplicación
de técnicas de paralelismo en una arquitectura de reconocimiento automático
de voz y su integración en el sistema mencionado implementado en una
tecnología CMOS de 55nm. Se describe la aplicación del paralelismo a nivel
micro-arquitectura y a nivel de Sistema y se analiza el punto óptimo de paralelismo
para obtener una arquitectura de cómputo eficiente desde el punto
de vista de tiempo de procesamiento y consumo de energía. / In this thesis an analysis of data parallelism implemented in a System on
Chip that integrates multiple processing cores and a high density memory
is presented. The aim of this work is to optimally utilize dfferent levels of
spatial parallelism as a strategy to reduce energy consumption of the whole
architecture. The core chosen for this work is an automatic speech recognition
architecture integrated in the mentioned System and implemented in
a technology CMOS node of 55 nm. Parallelism is included at the microarchitecture
level and also at the multiple core chip level. An analysis of the
optimal point of the applied parallelism that provides an architecture that
minimizes both the energy consumption and the processing time simultaneously
is presented.
| Identifer | oai:union.ndltd.org:uns.edu.ar/oai:repositorio.bc.uns.edu.ar:123456789/4756 |
| Date | 22 March 2019 |
| Creators | Pasciaroni, Alejandro |
| Contributors | Julián, Pedro, Andreou, Andreas G. |
| Publisher | Universidad Nacional del Sur |
| Source Sets | Universidad Nacional del Sur |
| Language | Spanish |
| Detected Language | Spanish |
| Type | Electronic Thesis or Dissertation, Text |
| Rights | 2 |
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