Τα τελευταία χρόνια ο όγκος των δεδομένων που διακινείται μέσω δικτυακών συστημάτων είναι συνεχώς αυξανόμενος με την επιτακτική ανάγκη για αξιόπιστη επικοινωνία. Παρόλο που η εξέλιξη της τεχνολογίας επιτρέπει μεγαλύτερη ανοχή σε παρεμβολές στο τηλεπικοινωνιακό κανάλι, ο υψηλότερος ρυθμός δεδομένων προκαλεί παραμορφώσεις στο σήμα και κάνει το τηλεπικοινωνιακό σύστημα πιο επιρρεπές στον θόρυβο. Παράδειγμα τέτοιων συστημάτων αποτελούν εφαρμογές ασύρματων δικτύων όπως τα συστήματα κινητής τηλεφωνίας, οι δορυφορικές επικοινωνίες, ασύρματα τοπικά δίκτυα WiFi καθώς και ενσύρματων επικοινωνιών (ενσύρματα Modem).
Η παρούσα διπλωματική επικεντρώνεται στα πρότυπα 802.11 που αφορούν ασύρματα τοπικά δίκτυα και πιο συγκεκριμένα στο πρόσφατο 802.11ac ώστε να τεθούν συγκεκριμένα κριτήρια απόδοσης. Αφενός γίνεται σχεδιασμός και υλοποίηση ενός αποκωδικοποιητή σύμφωνου με το πρότυπο λαμβάνοντας υπόψη περιορισμούς χρονισμού αλλά και επιφάνειας και επαλήθευση αυτών μέσω τεχνολογιών FPGA και ASIC. Αφετέρου μελετώνται διαφορετικές αρχιτεκτονικές υλοποίησης του αλγορίθμου (πχ high radix) και εξετάζονται τα πιθανά σχεδιαστικά trade-off. Εξετάζονται μέθοδοι αύξησης του throughput αλλά και θέματα απόδοσης που αφορούν την ικανότητα διόρθωσης λαθών. / In recent years the volume of data handled by network systems is growing with the need for reliable communication . Although the evolution of technology allows greater tolerance to interference in the telecommunication channel , higher data rate causes distortion to the signal and makes the telecommunication system more susceptible to noise. Examples of such systems are applications of wireless networks such as cellular systems , satellite communications , wireless local area networks WiFi and wired communications ( wired Modem).
This thesis focuses on the 802.11 standards regarding wireless LANs and in particular in recent 802.11ac to put specific performance criteria. First is design and implementation of a decoder conforming to the model taking into account timing and surface constraints and verification technologies through FPGA and ASIC. Secondly, different architectures of the algorithm ( eg high radix) are studied and the possible design trade-off is examined. Methods of increasing the throughput and performance issues relating to error correction capability are examined.
| Identifer | oai:union.ndltd.org:upatras.gr/oai:nemertes:10889/7775 |
| Date | 10 June 2014 |
| Creators | Κυρίτσης, Κωνσταντίνος |
| Contributors | Παλιουράς, Βασίλειος, Kyritsis, Konstantinos, Παλιουράς, Βασίλειος, Νικολός, Δημήτριος, Γκούτης, Κωνσταντίνος |
| Source Sets | University of Patras |
| Language | gr |
| Detected Language | Greek |
| Type | Thesis |
| Rights | 0 |
| Relation | Η ΒΚΠ διαθέτει αντίτυπο της διατριβής σε έντυπη μορφή στο βιβλιοστάσιο διδακτορικών διατριβών που βρίσκεται στο ισόγειο του κτιρίου της. |
Page generated in 0.0021 seconds