Submitted by Cristiane Chim (cristiane.chim@ucpel.edu.br) on 2017-08-14T14:59:15Z No. of bitstreams: 1 ANDERSON AFONSO CARDOZO.pdf: 14214534 bytes, checksum: 2fe18ba05bfad7a5bf6b404bb2fcfd6c (MD5) / Made available in DSpace on 2017-08-14T14:59:15Z (GMT). No. of bitstreams: 1 ANDERSON AFONSO CARDOZO.pdf: 14214534 bytes, checksum: 2fe18ba05bfad7a5bf6b404bb2fcfd6c (MD5) Previous issue date: 2017-02-24 / Recent surveys show that in the near future billions of smart devices will be interconnected via the Internet, thus attracting the attention of Industry and directing the research of the academic community, this synergy of investment has contributed to the materialization of the scenario known as IoT. From the perspective of IoT, computing provides information of all the "things" at all times, regardless of location, providing a highly distributed environment, heterogeneous, dynamic and strong interaction between man and machine. To this end, the IoT devices need to be aware of contextual data that interest you and where appropriate respond to, interoperating autonomously and with minimal human intervention possible in the aspects of management. For the processing of contextual data in IoT has been used cloud-based strategies, which has proven effective in the treatment of important aspects for the IoT, such as ease of access and availability. Howere, these strategies are vulnerable to systems that have limitations on their channels to the Internet, as well as for systems that require low latency in responses or present high disconnect chances. Given this motivation, the central objective of this thesis is the design of an architecture capable of providing the acquisition and processing of distributed contextual events. Therefore, the proposed architecture, called EXEHDA-FOG provides the middleware EXEHDA support to Fog Computing, using the distributed event processing at the edges as a cloud computing extension strategy. The results obtained with the case studies conducted have shown promising results, leading to the continuity of research efforts. / Pesquisas recentes apontam que em um futuro próximo bilhões de dispositivos inteligentes estarão interconectados através da Internet, atraindo assim a atenção da Indústria e direcionando as pesquisas da comunidade acadêmica. Esta sinergia de investimentos vem contribuindo para a materialização do cenário conhecido como Internet of Things (IoT). Na perspectiva da IoT a computação provê informação de todas as "coisas", a todo o momento, independente de localização, constituindo um ambiente altamente distribuído, heterogêneo, dinâmico e com forte interação entre homem e máquina. Para tal, os dispositivos da IoT necessitam ter ciência dos dados contextuais que lhe interessam e quando for o caso reagirem aos mesmos, interoperando de forma autônoma e com o mínimo de intervenção humana possível nos aspectos de gerenciamento. Para o processamento de dados contextuais na IoT tem sido empregadas estratégias baseadas em Cloud, as quais tem se provado eficientes no tratamento de aspectos importantes para a IoT, como a facilidade de acesso e disponibilidade. Estas estratégias porém mostramse vulneráveis para sistemas que possuem limitações nos seus canais com a Internet, assim como para sistemas que necessitam de baixa latência nas respostas ou ainda apresentem chances de desconexão elevadas. Considerando esta motivação, o objetivo central desta dissertação é a concepção de uma arquitetura capaz de prover a aquisição e o processamento de eventos contextuais distribuídos. Para tanto, esta arquitetura, denominada EXEHDA-FOG capacita o middleware Execution Environment for Highly Distributed Applications (EXEHDA) o suporte à Fog Computing, empregando o processamento distribuído de eventos nas bordas como estraté- gia de extensão da Cloud Computing. Os resultados obtidos com o estudo de caso desenvolvido se mostraram promissores, apontando para continuidade dos esforços de estudo e pesquisa.

Submitted by Cristiane Chim (cristiane.chim@ucpel.edu.br) on 2016-10-17T11:10:28Z No. of bitstreams: 1 JULIO FRANCISCO ROCHA DE OLIVEIRA.pdf: 2087173 bytes, checksum: c38d1eda0641d13eef2ccdb59655b27a (MD5) / Made available in DSpace on 2016-10-17T11:10:28Z (GMT). No. of bitstreams: 1 JULIO FRANCISCO ROCHA DE OLIVEIRA.pdf: 2087173 bytes, checksum: c38d1eda0641d13eef2ccdb59655b27a (MD5) Previous issue date: 2016-08-01 / This work proposes the exploration of approximate adders circuits for the implementation of power-efficient for Image Processing. The Gaussian filter is a convolution operator which is used to blur images and to remove noise. On the other hand, the Gradient of an image measures how it is changing. Both blocks can be designed in hardware using only shifts and additions/subtractions. In this work we exploit a set of approximate adders in order to implement energy-efficient filters. The tree of adders of Gaussian and Gradient filters are implemented using one Copy of bits adder, as well as an Error-Tolerant Adders - ETA. The approximate architectures are compared to the best precise implementation of the filters. As the Gaussian and Gradient blocks are part of the Canny edge detector algorithm, we have implemented the tree of adders of the filters aiming this application. In particular, an algorithm was proposed in the scope of this work in order to achieve the best adder trees for the Gaussian and Gradient filters. The main results show that for an efficient power realization of this algorithm, the best strategy consists in the implementation of the Gaussian filter with ETA I adder, and the Gradient filter with the Copy of bits adder. The approximate Gaussian and Gradient filters were applied to the fully hardware of Canny edge detector. The main results showed that the approximate Canny edge detector architectures present the best performance and precision metrics results, for most of the cases, when using both the Copy of bits and ETA I adders. For these tests a set of true images were used. The synthesis results showed that the use of the Gaussian and Gradient filters including the Copy of bits and ETA I adders has been efficient to the hardwired Canny edge detector that presented both area and energy consumption reductions. / Este trabalho propõe a exploração de circuitos somadores aproximados para a implementação de filtros eficientes em consumo de potência para Processamento de Imagem. O filtro Gaussiano é um operador de convolução que é usado para borrar as imagens e remover ruídos. Por outro lado, o Gradiente de uma imagem quantifica o quanto uma imagem está mudando. Ambos os blocos podem ser implementados em hardware usando apenas operações de deslocamento e somas/subtrações. Nesse trabalho, um conjunto de somadores aproximados é explorado para a implementação de filtros eficientes em termos de energia. As árvores de somadores dos filtros Gaussiano e Gradiente são implementadas usando um somador aproximado baseado na cópia de bits para a saída, bem como somadores tolerantes a erros (ETA - Error-Tolerant Adders). As arquiteturas aproximadas são comparadas com as implementações dos filtros com somadores precisos. Como os blocos Gaussiano e Gradiente são partes integrantes do algoritmo de detecção de bordas de Canny, logo as árvores de somadores dos filtros Gaussiano e Gradiente foram implementadas visando a esta aplicação. Em particular, um algoritmo foi proposto no âmbito deste trabalho para encontrar a melhor composição da árvore de somadores nos filtros Gaussiano e Gradiente. Os principais resultados mostram que, para a realização eficiente em potência desse algoritmo, as melhores estratégias consistem na implementação do filtro Gaussiano com o somador ETA I e a implementação do filtro Gradiente com o somador baseado em cópia de bits. Os filtros Gaussiano e Gradiente aproximados foram aplicados ao circuito completo de detecção de bordas de Canny. Os resultados mostraram que as arquiteturas de detecção de bordas de Canny aproximadas, com somadores baseado na cópia de bits e ETAI, na maioria dos casos possuem melhores resultados em relação às métricas de desempenho e precisão, com relação à arquitetura precisa. Os testes foram realizados usando um conjunto de imagens reais. Os resultados da síntese em ASIC mostraram que, as aproximações dos filtros Gaussiano e Gradiente com os somadores baseado em cópia de bits e ETA I trazem economia em área e energia ao circuito de detecção de bordas de Canny.

Submitted by Cristiane Chim (cristiane.chim@ucpel.edu.br) on 2017-02-10T11:09:37Z No. of bitstreams: 1 BiancaSilveira.pdf: 2865763 bytes, checksum: 154f3813d9a5ded371c8750e3681ced3 (MD5) / Made available in DSpace on 2017-02-10T11:09:37Z (GMT). No. of bitstreams: 1 BiancaSilveira.pdf: 2865763 bytes, checksum: 154f3813d9a5ded371c8750e3681ced3 (MD5) Previous issue date: 2016-12-01 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES# / #2075167498588264571# / #600 / The HEVC video compression standard is one of the newest standards. It achieves higher compression ratio compared to existing standards and doubles the compression ratio of the previous standard, the H.264/AVC (Advanced Video Coding). In video encoder, the Motion Estimation and Intra Prediction modules are present and uses intensively the follow similarity metrics for mode decision: the Sum of Absolute Differences and the Sum of Absolute Transformed Differences. The intense use of these metrics represents the major part of the computational complexity of the HEVC video encoder. The aim of this work is to explore hardware architectures for SAD and SATD similarity metrics using power consumption reduction techniques. For the SATD metric two studies were performed: the first study focuses on the architectural exploration at different levels of parallelism of the 8x8 Hadamard Transform; the second study aims at the implementation of architectures based on multiple sizes of the Hadamard Transform. As power reduction techniques, adders compressor were used in the SATD architectures. Adders compressor were also used in different recombinations of SAD metric. All architectures presented in this work were implemented in hardware description language VHDL and synthesized for ASIC in Nangate’s 45nm technology using the Cadence RTL Compiler tool. The power estimation of the architectures was obtained using real inputs extracted from the reference software of the HEVC standard. Comparative analyzes were performed between these architectures, as well as comparisons with architectures state-of-the-art. The architectures using adders/subtractors compressors compared to architectures using adder from the synthesis tool have a power reduction of 16.3 % for the sequential, 21.1 % for the semi-parallel and 26.6 % for the parallel for the SATD based on HT 8x8 and 10.07 % for SATD based on multiple sizes of HT. For the SAD architecture using 8: 2 compressor adders the power reduction was 61.8 %. / O padrão de compressão de vídeo HEVC (High Efficiency Video Coding) é um dos mais novos padrões desenvolvidos. Ele alcança taxas de compressão de vídeo maiores em relação aos outros padrões já existentes e dobra a taxa de compressão comparado ao padrão anterior, o H.264/AVC (Advanced Video Coding). No codificador de vídeo, os módulos de Estimação de Movimento e Predição Intra estão presentes e utilizam intensamente as seguintes métricas de similaridade para decisão de modo de codificação: a SAD (Sum of Absolute Differences) e a SATD (Sum of Absolute Transformed Differences). O uso intenso destas métricas representa a maior parte da complexidade computacional do codificador de vídeo HEVC. O objetivo deste trabalho é explorar arquiteturas de hardware para as métricas de similaridade SAD e SATD utilizando técnicas de redução do consumo de potência. Para a métrica SATD foram realizados dois estudos: o primeiro estudo foca na exploração arquitetural em diferentes níveis de paralelismo da Transformada Hadamard 8x8; o segundo estudo visa a implementação de arquiteturas baseadas em múltiplos tamanhos da Transformada Hadamard. Como técnicas de redução de potência, foram utilizados somadores compressores nas arquiteturas de SATD. Também foram utilizados somadores compressores em diferentes recombinações em arquitetura da métrica SAD. Todas arquiteturas apresentadas neste trabalho foram implementadas em linguagem de descrição de hardware VHDL e sintetizadas para ASIC na tecnologia 45nm da Nangate utilizando a ferramenta Cadence RTL Compiler. A estimação de potência das arquiteturas foi obtida utilizando entradas reais extraídas do software de referência do padrão HEVC. Foram realizadas análises comparativas entre estas arquiteturas, assim como comparações com arquiteturas estado-daarte. As arquiteturas utilizando somadores/subtratores compressores em comparação às arquiteturas utilizando somadores da ferramenta de síntese apresentam uma redução de potência de 16,3% para a sequencial, 21,1% para a semi-paralela e 26,6% para a paralela para SATD baseada na HT 8x8 e 10,07% para a SATD baseada em múltiplos tamanhos da HT. Para a arquitetura de SAD utilizando somadores compressores 8:2 a redução de potência foi de 61,8%.