Αντικείμενο της διδακτορικής διατριβής αποτελεί η μελέτη και ανάλυση των μηχανισμών συγχρονισμού που εφαρμόζονται σε ψηφιακούς δορυφορικούς δέκτες διαγραμμάτων αστερισμού πολλαπλών δακτυλίων με σκοπό την ανάπτυξη νέων τεχνικών που παρουσιάζουν βελτιωμένη απόδοση καθώς και μεθόδων αξιολόγησης της απόδοσής τους. Οι σύγχρονες τάσεις στον τομέα των ψηφιακών επικοινωνιών και συγκεκριμένα στο πεδίο των τεχνικών διαμόρφωσης και διόρθωσης σφαλμάτων, καθώς και η εντεινόμενη ανάγκη για πιο αποδοτικές εφαρμογές και υπηρεσίες μέσω δορυφορικών ζεύξεων οδήγησαν στην ανάπτυξη νέων προτύπων δορυφορικών επικοινωνιών, όπως το DVB-S2, από τον Ευρωπαϊκό Οργανισμό Διαστήματος (ΕΟΔ-ESA). Βάσει των προτύπων αυτών, απαιτούνται νέες προσεγγίσεις και τεχνικές στο σχεδιασμό δορυφορικών δεκτών. Παράλληλα, η προσέγγιση Software Defined Radio (SDR) αποτελεί μια πολλά υποσχόμενη μεθοδολογία η οποία επιτρέπει την απαιτούμενη προσαρμοστικότητα και ευελιξία για την υποστήριξη πολλαπλών τύπων λειτουργίας και ρυθμών συμβόλων στους σύγχρονους δέκτες. Ο συγχρονισμός σε ένα δορυφορικό δέκτη (μονού φορέα) αποτελεί μια πολύπλοκη και απαιτητική διαδικασία που αφορά την εκτίμηση των παραμέτρων της μετάδοσης, οι οποίες και ανταποκρίνονται στον πραγματικό ρυθμό συμβόλων, στη συχνότητα και φάση του φορέα μετάδοσης καθώς και στη γνώση των ορίων των πλαισίων φυσικού επιπέδου. Οι μηχανισμοί συγχρονισμού αποτελούν σημαντικό, από άποψη κρισιμότητας και απαιτήσεων σε επεξεργαστική ισχύ, τμήμα των αποδιαμορφωτών, οι οποίοι σε περίπτωση λειτουργικής αποτυχίας οδηγούν στην απώλεια της αξιοπιστίας του δέκτη. Εξαιτίας της σπουδαιότητας των μηχανισμών αυτών, η αναζήτηση αποδοτικών και υλοποιήσιμων αλγορίθμων συγχρονισμού αποτελεί σημαντική παράμετρο στον σχεδιασμό συστημάτων δεκτών. Ένα σημαντικό πρόβλημα που αρχικά αντιμετώπισε η παρούσα διδακτορική διατριβή αφορά την ανάπτυξη βέλτιστης αρχιτεκτονικής διαχείρισης του σήματος εισόδου IF σε ένα δέκτη SDR μέσω κατάλληλης ψηφιακής επεξεργασίας των δειγμάτων εισόδου. Σκοπός της βαθμίδας είναι να υποβιβάσει το φάσμα του ψηφιακού σήματος εισόδου IF στη βασική ζώνη, υπολογίζοντας τις αντίστοιχες συνιστώσες του σήματος βασικής ζώνης. Περιορισμό στο πρόβλημα, αποτελεί η μέγιστη συχνότητα δειγματοληψίας του κυκλώματος ψηφιοποίησης. Η λύση που προτείνεται αντιμετωπίζει τις παραπάνω συνθήκες με μια νέα αρχιτεκτονική που βασίζεται σε δύο βαθμίδες μετατόπισης συχνότητας, μια σταθερής και μια προγραμματιζόμενης συχνότητας. Η προγραμματιζόμενη οδηγείται από την εκτίμηση του σφάλματος μετατόπισης συχνότητας που πραγματοποιείται σε επόμενο στάδιο επεξεργασίας του σήματος βασικής ζώνης. Το πλεονέκτημα της αρχιτεκτονικής αυτής, είναι η διπλάσια ακρίβεια στη ρύθμιση της συχνότητας σε σχέση με την κλασική προσέγγιση για δεδομένη συχνότητα δειγματοληψίας και αριθμό bits στον καταχωρητή συσσώρευσης φάσης του ταλαντωτή. Τέλος, ο παραπάνω υποβιβαστής προορίζεται για χρήση σε δέκτες SDR με χρήση μετατροπέων σήματος (ADC) περιορισμένης συχνότητας δειγματοληψίας. Στο πλαίσιο της παρούσας εργασίας, μελετήθηκε ο μηχανισμός ανάκτησης χρονισμού συμβόλου (Symbol Timing Recovery - STR) που υλοποιείται με τη χρήση κλειστού βρόχου δεύτερης τάξης και βασίζεται στο σήμα ενός ανιχνευτή σφάλματος χρονισμού (Timing Error Detector - TED). Τα θεμελιώδη χαρακτηριστικά του βρόχου, όπως ο χρόνος και η ποιότητα σύγκλισης, καθορίζονται από τις τιμές του κέρδους των δύο κλάδων του φίλτρου του βρόχου πρώτης τάξης τύπου P-I (Proportional-Integral) που αποτελεί μια ευρέως διαδεδομένη λύση για τηλεπικοινωνιακές εφαρμογές συγχρονισμού. Αφού περιγράφηκε και αναλύθηκε η γενικευμένη μεθοδολογία παραμετροποίησης του βρόχου, στη συνέχεια δόθηκε έμφαση σε βρόχους που αξιοποιούν τον ανιχνευτή Gardner. Τα χαρακτηριστικά ανεξαρτησίας του από τις τιμές των συμβόλων που χρησιμοποιεί καθώς και του παραμένοντος σφάλματος συχνότητας, τον καθιστούν μια αξιόπιστη λύση για τον συγχρονισμό συμβόλων πριν από το συγχρονισμό συχνότητας σε ψηφιακούς δέκτες. Κάνοντας χρήση της ανάλυσης αυτής και λόγω της υστέρησης των διαγραμμάτων πολλαπλών δακτυλίων τύπου M-APSK, ως προς την απόδοση του κλειστού βρόχου ανάκτησης χρονισμού συμβόλου, σε σχέση με τα διαγράμματα μονού δακτυλίου ίδιας μέσης ενέργειας, η διατριβή προτείνει μια παραλλαγή του τυπικού βρόχου για τη βελτίωση της συμπεριφοράς τους. Η αυξημένη διακύμανση στο σήμα εισόδου του ανιχνευτή λόγω της εναλλαγής των συμβόλων διαφορετικού πλάτους στην είσοδο του ανιχνευτή σφάλματος χρονισμού αποτελεί την κύρια αιτία για την αυξημένη διακύμανση κατά την παρακολούθηση του σφάλματος χρονισμού από τις δομές τέτοιων βρόχων. Η προσέγγιση που προτείνεται, βασίζεται στην εισαγωγή μιας υπομονάδας στον τυπικό βρόχο που προσαρμόζει τα πλάτη των συμβόλων όλων των δακτυλίων σε ένα δακτύλιο αναφοράς πριν την εισαγωγή τους στον ανιχνευτή σφάλματος χρονισμού. Επίσης κάνει χρήση του τοπικού ρολογιού του βρόχου με στόχο τη ρύθμιση του πλάτους συγκεκριμένων δειγμάτων του σήματος εισόδου και χωρίς να επηρεάζει τα πλάτη των συμβόλων που εισάγονται στο προσαρμοσμένο φίλτρο εξόδου. Η εφαρμογή της υπομονάδας έχει ως αποτέλεσμα τη μείωση του θορύβου κατά την παρακολούθηση του σφάλματος μετά την αρχική σύγκλιση του βρόχου, γεγονός που μεταφράζεται στη μείωση της τυπικής απόκλισης του σφάλματος εκτίμησης του χρονισμού σε σύγκριση με τον τυπικό βρόχο. Η απόδοση των βαθμίδων συγχρονισμού καθορίζεται συνήθως με βάση εσωτερικές παραμέτρους οι οποίες και επηρεάζονται σημαντικά από την αρχιτεκτονική του εκάστοτε μηχανισμού, την παράμετρο εκτίμησης καθώς και την κατάσταση λειτουργίας του μηχανισμού. Η διατριβή αξιοποιώντας την ύπαρξη πολλαπλών δακτυλίων στα διαγράμματα αστερισμού της μεθόδου διαμόρφωσης προτείνει ένα νέο ενιαίο μέγεθος εκτίμησης της απόδοσης των βαθμίδων συγχρονισμού σε δέκτες διαγραμμάτων πολλαπλών δακτυλίων M-APSK. Σημαντικό πλεονέκτημα του μέγεθος αποτελεί η αποκλειστική χρήση του σήματος εξόδου των βαθμίδων συγχρονισμού μέσω κατάλληλης επεξεργασίας (των παραγόμενων τιμών συμβόλων), παρέχοντας τη δυνατότητα στο μέγεθος να χρησιμοποιηθεί σε συνθήκες μετατόπισης συχνότητας/φάσης φορέα και/ή σφάλματος στο χρονισμό συμβόλου. Ένα άλλο πλεονέκτημα του παραπάνω μεγέθους σχετίζεται με το γεγονός ότι δεν είναι αναγκαία η γνώση των μεταδιδόμενων συμβόλων, σε αντίθεση με αντίστοιχα μεγέθη απόδοσης που χρησιμοποιούνται στην έξοδο των αποδιαμορφωτών, όπως το Error Vector Magnitude (EVM). Η μαθηματική ανάλυση της μέσης τιμής του μεγέθους σε συνθήκες προσθετικού λευκού προσθετικού θορύβου (AWGN) που παρουσιάζεται στη διατριβή αυτή αφορά τόσο την περίπτωση όπου ο δέκτης γνωρίζει τον δακτύλιο προέλευσης των λαμβανομένων συμβόλων, όσο και την περίπτωση όπου ο δέκτης αγνοεί τον δακτύλιο προέλευσης των λαμβανομένων συμβόλων και υπολογίζει το μέγεθος σύμφωνα με τον πλησιέστερο σε αυτά δακτύλιο. Το δεύτερο από τα παραπάνω σενάρια αφορά ρεαλιστικά συστήματα δεκτών όπου η πληροφορία του δακτυλίου προέλευσης των συμβόλων λήψης δεν είναι διαθέσιμη. Και στις δύο παραπάνω περιπτώσεις, αποδεικνύεται μια σταθερή σχέση του προτεινόμενου μεγέθους με το λόγο των ισχύων συμβόλου και θορύβου AWGN (Es/No). Βάσει των παραπάνω χαρακτηριστικών, το προτεινόμενο μέγεθος είναι σε θέση να αξιοποιηθεί για την εκτίμηση των συνθηκών στο κανάλι υπό συνθήκες λευκού Gaussian θορύβου μέσω επεξεργασίας του σήματος εξόδου από τον βρόχο STR ο οποίος αποτελεί συνήθως και τον πρώτο μηχανισμό συγχρονισμού σε ψηφιακούς δέκτες δορυφορικών επικοινωνιών. Αξίζει να σημειωθεί ότι η εκτίμηση των συνθηκών αυτών είναι εφικτή ακόμα και υπό συνθήκες σημαντικού παραμένοντος σφάλματος στη συχνότητα του φορέα. Η σπουδαιότητα της εκτίμησης αυτής έγκειται στο γεγονός ότι μπορεί να αξιοποιηθεί από τις ακόλουθες βαθμίδες συγχρονισμού (συχνότητας φορέα και φάσης) για την κατάλληλη προσαρμογή και επιτάχυνση των λειτουργιών τους. Μία δεύτερη μορφή αξιοποίησης του μεγέθους αποτελεί και η εκτίμηση-διόρθωση μεγάλων αποκλίσεων στη συχνότητα του φορέα κάνοντας χρήση προς επεξεργασία παραγόμενων, από το συγκεκριμένο βρόχο, σημάτων. Τα σήματα αυτά σχετίζονται με την είσοδο και την έξοδο του προσαρμοσμένου φίλτρου του βρόχου STR. Ο έλεγχος της απόκλισης στη συχνότητα του φορέα στο συγκεκριμένο σημείο επεξεργασίας των ψηφιακών δεκτών κάτω από συγκεκριμένα όρια, είναι ιδιαίτερα κρίσιμος καθώς επηρεάζει σημαντικά την απόδοση και αποτελεσματικότητα των ακόλουθων βαθμίδων συγχρονισμού. Στο τελικό στάδιό της, η διατριβή αναλύει και παρουσιάζει την υλοποίηση ενός πλήρους αποδιαμορφωτή SDR τεχνολογίας DVB-S2 σε πλατφόρμα επαναπρογραμματιζόμενης λογικής που συνδυάζει κυκλώματα υλικού και λογισμικού (FPGA, DSP). O αποδιαμορφωτής υποστηρίζει τα διαγράμματα μονού (QPSK/8PSK), διπλού (16APSK) και τριπλού (32APSK) δακτυλίου, ενώ αποτελεί τμήμα ενός συνολικού δέκτη DVB-S2 που υλοποιεί όλες τις λειτουργίες, από τη διαχείριση του σήματος εισόδου ΙF μέχρι την προώθηση της ανακτώμενης ψηφιακής πληροφορίας σε τοπικό δίκτυο GbE-LAN. Στην υλοποίηση του αποδιαμορφωτή περιλαμβάνεται η υλοποίηση σε κύκλωμα FPGA του προτεινόμενου υποβιβαστή συχνότητας IF, η υλοποίηση σε DSP του βρόχου STR (βάσει του ανιχνευτή Gardner) και όλων των υπόλοιπων μηχανισμών συγχρονισμού που είναι απαραίτητοι για τη σωστή αποδιαμόρφωση του σήματος εισόδου. Οι μηχανισμοί αυτοί είναι: συγχρονισμός πλαισίου, συγχρονισμός συχνότητας και φάσης φορέα καθώς και κανονικοποίηση πλάτους πριν την αντιστοίχιση των bits. Επίσης δίνονται πληροφορίες για την υλοποίηση των μηχανισμών αντιστοίχισης (Demapping), διόρθωσης σφαλμάτων (FEC - LDPC/BCH) καθώς και του μηχανισμού διαχείρισης και προώθησης (BBFRAME Processing) της ανακτώμενης πληροφορίας προς τη διεπαφή τοπικού δικτύου του δέκτη DVB-S2. / The objective of this thesis is the analysis and study of the synchronization mechanisms performed by digital satellite terminal receivers when multiple ring constellation diagrams are used. The aim of this thesis is to develop new synchronization techniques that exhibit improved performance and to also propose new methods and ways for evaluating the effectiveness of such receiver submodules. The new trends in the field of digital communications systems and, especially, in modulation and error coding techniques, along with the increasing demand for more effective and interactive applications and services through limited satellite links, have initiated the development of new satellite communications standards. The newest standard is DVB-S2, by the European Space Agency (ESA), in which modern and up-to-date techniques for the design of satellite terminal receiver are required. Meanwhile, the Software Defined Radio (SDR) technology comprises a promising implementation approach as it incorporates the necessary flexibility and versatility for supporting various functionalities and rates into modern receiver structures. Synchronization functions of satellite receivers are complicated and demanding procedures that are related to the estimation of transmission parameters, which correspond to the nominal symbol rate, carrier frequency, phase and to the boundaries of the physical layer frames. These functions determine the complexity and performance of receiver realizations. Thus developing more efficient and simple, in terms of implementation complexity, algorithms and mechanisms is a key objective in such processing platforms. A significant problem that was encountered during the research for the present thesis, was the design and implementation of an efficient digital IF down-converter architecture that is able to manipulate the input IF signal of an SDR receiver through proper processing of its digital input sample stream. The objective of this unit is the shifting of the IF input signal to baseband and the generation of the corresponding baseband I, Q signals. A usual limitation in such realizations is the maximum sampling frequency of front-end ADC circuits. The presented solution addresses this constraint with an architecture that is based on two cascaded units of frequency down-conversion, one with fixed and one with programmable frequency. The programmable unit is driven by the frequency offset estimations of a following baseband processing stage. The advantage of this architecture is the double precision that is achieved compared to the typical approach and for a given sampling frequency. It is worth mentioning that the frequency converter is intended for use in SDR receivers utilizing ADC circuits of moderate sampling frequency. Additionally, in the framework of this thesis, the Symbol Timing Recovery (STR) mechanism based on a second order feedback loop driven by the signal of a timing error detector (TED), was studied and analyzed. The fundamental characteristics of such a control loop, mainly the duration and quality of the initial acquisition are defined through the gain value of the two paths included into the first order loop filter (Proportional-Integral, P-I). This structure comprises a usual approach for communications applications. Conforming to this general analysis for the configuration and the design of the feedback loop, the thesis focuses on the feedback loop incorporating the Non-Data-Aided (NDA) Gardner TED. Using the above analysis and due to the fact that multiple ring constellation diagrams exhibit insufficient performance in such closed loops in comparison to the single ring counterparts of the same mean energy, this thesis proposes a modification of the typical loop deploying the Gardner TED that improves its performance. The increased variance of the input signal of the TED that stems from the changes of symbols with variable magnitude comprises the main reason for the increased variance during the tracking of the timing error in such loop structures. The proposed approach is based on the insertion of a subunit inside the loop structure that adjusts the symbol magnitudes of all rings to a reference magnitude before they are fed into the Gardner TED logic. The above subunit makes use of the internally generated clock of the loop in order to control the magnitude of specific signal samples and does not affect the sample stream at the matched filter input. The application of the specific subunit has the advantage of minimizing the noise during the tracking operation of the loop, which leads to the decrease of the standard deviation of the estimation error when compared to the typical loop structure. The performance of synchronization mechanisms is usually evaluated based on internal parameters that are strongly related to the utilized architecture, the estimated parameter and the operational status of the specific mechanism. The present thesis exploits the use of multiple ring constellation diagrams in modulation process and proposes a generic and new `figure of merit' that is able to determine the performance of various synchronization mechanisms that are incorporated into multiple ring constellation (M-APSK) receivers. A significant advantage of this metric is that it solely based on the processing of the signal at the mechanism's output (extracted symbol values) which enables the utilization of this metric in the presence of frequency, phase and symbol rate offset errors. Another advantage of the proposed metric is that it does not require any knowledge on the transmitted symbols, in contrast to other widely used performance metrics that are applied at the demodulator output, such as the Error Vector Magnitude (EVM) e.t.c. The mathematical analysis of the mean value of the metric under additive white Gaussian noise (AWGN) that is exhibited in this document, includes the theoretical and practical cases. In the first, the receiver is aware of the ring derivation of received symbols, whereas in the second case this information is absent and the receiver determines the metric according to the nearest ring for each symbol. The second case corresponds to realistic receiver realizations. As is shown, in both cases there is a fixed relation between the proposed metric and the commonly used performance metric ratio Es/No for AWGN channels. According to the characteristics described above, the proposed metric can be utilized for the estimation of channel condition under additive white Gaussian noise. This is accomplished through the processing of the STR output signal (symbol values) which usually comprises the first synchronization mechanism in digital satellite terminal receivers. It is worth mentioning that the channel estimation is feasible even under significant carrier frequency offset errors. The significance of the above process is related to the fact that this estimation can be exploited by the following synchronization subunits (of carrier frequency and phase) of the receiver in order to properly adjust and make their operations faster. A second application of the proposed metric is the recovery of large frequency offset errors by processing the signal at the input and the output of the matched filter of the previously mentioned STR structure. The control of frequency offset errors at such point of the receiver processing chain under specific limits, is critical as it strongly affects the performance and efficiency of the following synchronization mechanisms. Finally, this thesis analyzes and presents the implementation of a complete SDR IF demodulator that is compliant to DVB-S2 technology and is based on a reconfigurable hardware platform. This platform incorporates hardware (FPGA) and software (DSP) circuits in a unified environment. The IF demodulator supports single (QPSK/8PSK), two (16APSK) and three (32APSK) ring constellations and comprises a significant part of a full receiver implementation that includes all the necessary functions ranging from the manipulation of the input IF signal to the forwarding of the recovered user information to a Gigabit Ethernet (GbE) LAN. In addition, the IF demodulator implementation includes the hardware realization of the IF digital down-converter into an FPGA device and the software realization of the remaining synchronization procedures starting from the STR into the available DSP processors of the reconfigurable platform. The other necessary procedures for the proper demodulation of the input signal, are: frame synchronization, carrier frequency/phase recovery and amplitude normalization. Furthermore, information is also given on the implementation of the corresponding demapping, error correction and LAN interfacing procedures that are performed in the following processing stages of the DVB-S2 receiver.

The scope of this dissertation is to investigate the merits and implications of using multilevel modulation formats in optical communications systems. Following the trend in academia and industry, special focus is placed on quadrature phase-shift keying (QPSK), and specifically on polarization division multiplexed (PDM) QPSK. A special kind of receiver is investigated thoroughly, the digital coherent receiver, the equivalent of the coherent quadrature demodulator in classical communications nomenclature. A large number of digital signal processing (DSP) algorithms are implemented, some of them novel, and their performance is examined, analyzed, and compared in a number of practical system scenarios. The impact of transmitter / receiver imperfections and a number of optical fiber impairments on system performance is studied. Experimental results taken from proof-of-concept experiments are also analyzed. / Η διατριβή αυτή έχει ως σκοπό τη μελέτη οπτικών τηλεπικοινωνιακών συστημάτων που χρησιμοποιούν τετραδικές διαμορφώσεις φάσης, πολυπλεξία κατά πόλωση και σύμφωνους ψηφιακούς δέκτες διαφοροποίησης φάσης και πόλωσης. Μελετήθηκαν αλγόριθμοι επεξεργασίας σήματος κατάλληλοι για εξάλειψη της επίδρασης των φαινομένων διάδοσης και των μη ιδανικοτήτων οπτικών τηλεπικοινωνιακών συστημάτων. Η μελέτη έγινε με προσομοίωση Monte-Carlo, με χρήση ημιαναλυτικής μεθόδου προσδιορισμού της πιθανότητας σφάλματος τηλεπικοινωνιακού συστήματος και με ανάλυση πειραματικών δεδομένων. Τα πειραματικά δεδομένα ελήφθησαν από οπτικό τηλεπικοινωνιακό σύστημα με τετραδική διαμόρφωση φάσης και πολυπλεξία κατά πόλωση με ρυθμούς συμβόλων 0.1-10 GBd (0.4-40 Gb/s). Μελετήθηκαν αλγόριθμοι επανένωσης των πολώσεων, αλγόριθμοι αποπολύπλεξης των πολώσεων, αλγόριθμοι διόρθωσης της ανισοσταθμίας ορθογωνιότητας, αλγόριθμοι εκτίμησης και αφαίρεσης της ενδιάμεσης συχνότητας και αλγόριθμοι εκτίμησης και αφαίρεσης του θορύβου φάσης των laser.

Η υλοποίηση πρακτικών ασύρματων συστημάτων επικοινωνίας δεδομένων στην τεχνολογία UWB παρουσιάζει ιδιαίτερες προκλήσεις, κυρίως λόγω της χαμηλής ισχύος εκπομπής και της πολύ σύντομης διάρκειας των παλμών που χρησιμοποιούνται, οι οποίοι θα πρέπει να στέλνονται με πολύ μεγάλες ταχύτητες για την επίτευξη των επιθυμητών ρυθμών μετάδοσης. Το κανάλι μετάδοσης είναι ιδιαίτερα επιλεκτικό ως προς την συχνότητα και εξαιρετικά πυκνό και πλούσιο σε πολυοδικές συνιστώσες με αρκετά μεγάλες καθυστερήσεις. Αυτές οι συνιστώσες μπορούν να ανιχνευθούν και να συλλεχθούν χρησιμοποιώντας κατάλληλες δομές δεκτών RAKE, οι οποίοι τις συνθέτουν ώστε να μεγιστοποιηθεί η ενέργεια του ωφέλιμου σήματος, αυξάνοντας την απόδοση του συστήματος. Οι δομές αυτές παρουσιάζουν την καλύτερη απόδοση σε τέτοια συστήματα, αλλά έχουν μεγάλη υπολογιστική πολυπλοκότητα, καθώς για την ικανοποιητική απόδοση του συστήματος πρέπει να συνδυάσουν πολλές συνιστώσες, δεδομένης και της χαμηλής ισχύος εκπομπής της τεχνολογίας. Συνεπώς, για την υλοποίηση ενός πρακτικού και αποδοτικού συστήματος, σημαντικό ζήτημα αποτελεί ο τρόπος επιλογής και συνδυασμού των συνιστωσών μέσω ενός αλγορίθμου που θα χρησιμοποιεί τον μικρότερο δυνατό αριθμό δακτύλων. Στόχοι της διατριβής ήταν η μελέτη της τεχνολογίας UWB, η διερεύνηση των παραμέτρων των παλμικών UWB συστημάτων, η μελέτη και εξομοίωση μοντέλων του καναλιού, η κατανόηση των οποίων είναι απαραίτητη για την αποτελεσματική ανίχνευση του σήματος και τον σχεδιασμό των αλγορίθμων ψηφιακής επεξεργασίας του σήματος, η διερεύνηση δεκτών RAKE καθώς και εναλλακτικών δομών, οι εξομοιώσεις πομποδέκτη παλμικού UWB σε επίπεδο συστήματος με έμφαση στον RAKE και τον εκτιμητή καναλιού, η διερεύνηση παραμέτρων και τεχνικών για την υλοποίηση σε υλικό και τέλος η ανάπτυξη, ο σχεδιασμός και υλοποίηση μιας πρακτικής δομής δέκτη με RAKE αποδιαμορφωτή και εκτιμητή καναλιού που συνδυάζει χαμηλή πολυπλοκότητα και ικανοποιητική απόδοση. Παρουσιάζονται και συγκρίνονται τρεις νέες διαφορετικές προσεγγίσεις σχεδίασης, οι οποίες βασίζονται σε προτεινόμενο υβριδικό αλγόριθμο (HPS) για την μείωση της πολυπλοκότητας του RAKE και δίνονται αποτελέσματα που αφορούν στην αξιοποίηση του υλικού και στις επιδόσεις του συστήματος. Tα αποτελέσματα παρουσιάζουν το trade-off ανάμεσα στην συλλογή ενέργειας, την απόδοση του δέκτη και την πολυπλοκότητά του. Η αποτελεσματικότητα των προτεινόμενων αρχιτεκτονικών επαληθεύεται μέσω ειδικής πλατφόρμας αναδιατασσόμενου υλικού στην οποία υλοποιήθηκε η σχεδίαση. / Τhe implementation of practical wireless data communications systems for the UWB technology is very challenging due to the use of low-power ns-duration pulses which have to be sent in a high-frequency in order to achieve the desirable data rates. The UWB channel is highly frequency selective and it is characterized by dense and rich multipath propagation and large multipath delay spreads in some cases. A RAKE receiver can be employed in order to exploit multipath diversity and effectively capture the desired signal energy which is dispersed over the various multipath components, helping to mitigate fading. However, the particular nature of UWB results in very low-energy paths which, in conjunction with high multipath diversity, leads to a RAKE receiver that must exploit a large number of MPCs in order to optimize the received SNR. Thus, for the implementation of a low-complexity system it is important to define a novel method for the selection and combining of MPCs and develop an algorithm that is able to utilize a minimum number of fingers in the RAKE structure. Our work was focused in the study of UWB technology, the investigation of the parameters of IR-UWB systems, the study and understanding of the channel models which is necessary for the design of practical and efficient DSP algorithms, the investigation of RAKE type receivers as well as other alternative structures, the system-level simulations of the IR-UWB transceiver with emphasis given to the algorithms for the RAKE demodulator and channel estimator, the investigation of the parameters and techniques for the implementation of the system in hardware and finally, the development, design, and implementation of a practical receiver structure that includes a RAKE demodulator and a channel estimator and combines low complexity and satisfactory performance. The ultimate goal of this work is the presentation and investigation of the proposed channel estimator and (MRC)-RAKE receiver architecture which is based on a proposed novel hybrid algorithm called HPS. Three different design approaches aiming to a practical system implementation in an FPGA are proposed and compared and system/algorithm performance, hardware utilization results are provided. The obtained results demonstrate the trade-off between energy capture, performance and receiver complexity. The effectiveness of the proposed architectures is verified on a special FPGA platform which was used for the implementation of the receiver structure.