Η μικρή ταχύτητα επεξεργασίας των πακέτων που μεταδίδονται στα δίκτυα σε σχέση με την ταχύτητα μετάδοσης τους μέσα σε αυτά, δημιουργεί την ανάγκη για την εφαρμογή καινοτομιών στα συστήματα δικτύωσης, με σκοπό την ελάττωση αυτού του χάσματος και την καλύτερη εκμετάλλευση των μεγάλων ταχυτήτων μετάδοσης δεδομένων. Το πρόβλημα αυτό είναι γνωστό ως «πρόβλημα διατήρησης της ρυθμαπόδοσης» Η ενσωμάτωση επεξεργαστών στα δικτυακά συστήματα έχει βοηθήσει στην αντιμετώπιση του προβλήματος. Μια αρχιτεκτονική που προτείνεται για αυτούς τους επεξεργαστές πρωτοκόλλου, όπως ονομάζονται, εισάγει τη χρήση μιας καινοτόμας δομής καταχωρητών με την ονομασία Τripod. Η ιδέα της είναι η αντικατάσταση του επεξεργαστή που βρίσκεται στο εσωτερικό ενός προσαρμογέα δικτύου, από έναν επεξεργαστικό πυρήνα και τρεις ξεχωριστές πανομοιότυπες ομάδες καταχωρητών. Το όλο σύστημα θα λειτουργεί σε μια λογική διοχέτευσης (pipeline) με τα εξής στάδια: φόρτωσης, επεξεργασίας, εκφόρτωσης. Σκοπός αυτής της διπλωματικής είναι η σχεδίαση ενός υποσυτήματος το οποίο θα διαχειρίζεται αυτές τις ομάδες καταχωρητών και θα επιτρέπει στο σύστημα να λειτουργεί σύμφωνα με τις προδιαγραφές. Πιο συγκεκριμένα, θα υλοποιεί την φόρτωση και εκφόρτωση δεδομένων προς και από τους καταχωρητές, καθώς και την σύνδεση της κατάλληλης ομάδας καταχωρητών με τον επεξεργαστικό πυρήνα. / The low processing speed of packets that are transmitted in the networks compared to their transmission speed, creates the need for inserting innovations in the network systems, aiming at the alleviation of this gap and the better exploitation of the high transmission speeds of data. This problem is known as “the throughput preservation problem” The incorporation of embedded processors in the network systems has helped in the confrontation of the problem. An architecture that is proposed for these protocol processors, as they are named, imports the use of an innovative register structure, called Tripod. The idea is the replacement of the processor that is found in the interior of a network adapter, with a processor core and three separate similar register files. The system will function in a logic of pipeline with the following stages: loading, processing, unloading. Aim of this diploma thesis is the designing of a subsystem that will manage these register files and make the system to function according to the specifications. More concretely, it will execute the loading and unloading of data to and from the registers, as well as the connection of the suitable register file with the processor core.