La radio à 60 GHz émerge comme l'un des candidats les plus prometteurs pour la transmission de données à haut débit (10 Gb/s) sur des courtes distances (1 à 10m). La radio 60 GHz à l’état de l’art utilise des émetteurs-récepteurs exclusivement analogiques. Les technologies CMOS sub-microniques profondes ont permis le développement de circuits de bande de base numériques pour les communications sans fil à plus basse fréquence. Dans ce travail une architecture d’émetteur numérique destinée aux communications à 60GHz a été étudiée. Elle est basée sur un interpolateur numérique et un DRFC (convertisseur direct numérique-RF), structure qui associe un DAC et un mélangeur pour réaliser une conversion directe du flux de données numériques à la fréquence RF. Le standard IEEE 802.15.3c pour communications sans fil à 60 GHz a été pris comme référence pour étudier l'émetteur proposé. Le flux de données numérique à la sortie en bande de base (échantillonnés à 2,5 Géch / s) doit être sur-échantillonné, et les répliques du signal aux multiples de la fréquence d'échantillonnage initiaux doivent être filtrés. Ces images sont atténués avec un interpolateur filtre FIR fonctionnant à 10 Gech/s.Un prototype de l'interpolateur à10Gech/s a été implémenté dans une technologie CMOS 65nm pour prouver la faisabilité du concept. Le filtre utilise des coefficients « puissances de deux » et de la logique dynamique pour atteindre le taux d'échantillonnage requis. Le circuit prototype de ce transmetteur démontre la pleine fonctionnalité jusqu'à 9,6 GHz et consomme 408mA (571mW) avec une tension d'alimentation de 1.4V. La surface de silicium centrale est de 650 x 170 um2. / Recent deep sub-micron CMOS technologies have allowed the development of digital baseband circuits for wireless communications. 60 GHz radio has emerged as one of the most promising candidates for high-data-rate (10 Gb/sec), short-distance (1 to 10 m), wireless telecommunication systems. State-of-the-art 60 GHz radio use exclusively analog transceivers. Recent deep sub-micron CMOS technologies have allowed the development of highly digital transceivers for wireless communications in the lower GHz range. In this work, a digital transmitter architecture targeted at 60GHz c communications has been studied. It is based on the combination of an interpolator and a DRFC (digital-to-RF converter), structure which combines a DAC and mixer in order to realize a direct conversion of the digital data stream to the RF frequency. The 60 GHz wireless standard IEEE 802.15.3c has been taken as a reference to study the proposed transmitter. The digital data stream at the baseband output (sampled at 2.5 GS/s) needs to be oversampled and resulting replicas of the signal at multiples of the initial sampling frequency have to be filtered. Images at multiples of the initial sampling frequency are attenuated with an interpolator FIR filter working at 10 GS/s. A prototype of the 10GS/s interpolator has been implemented in a 65nm CMOS technology to prove the feasibility of the concept. The filter uses powers of two coefficients and dynamic logic to reach the required sampling rate. The fabricated prototype transmitter IC demonstrates full functionality up to a 9.6 GHz and consumes 408mA (571mW) with a 1.4V supply voltage. The core area is 650 x 170 um2.