Avec la complexité croissante des systèmes sur puce, la conception de la nouvelle génération des systèmes embarqués dédiée aux applications multimédia doit intégrer des structures de communication efficaces telles que le réseau sur puce (Network-on-Chip : NoC). Vu la limitation du nombre de ressources d’un seul FPGA, les plateformes multi-FPGA sont considérées comme la solution la plus appropriée pour émuler et évaluer ces grands systèmes. Le déploiement passe souvent par le partitionnement du NoC sur plusieurs FPGAs et de remplacer les liens de communications internes par des liens de communications externes. Cette solution possède des limitations. En fait, l’évolution des FPGAs tend à rendre les IOs des ressources rares aggravant la bande passante intra-FPGA d’une génération à une autre. Actuellement, le nombre de signaux inter-FPGA est considéré comme un problème majeur pour déployer un NoC à grand échelle sur multi-FPGA. Comme il y a plus de signaux à connecter que les IOs disponibles sur FPGA, un goulot d’étranglement important a été crée laissant les concepteurs soufrera. Les contributions principales de cette thèse sont : (1). Nous avons développé deux architectures de gestions de collisions, une basée sur un accès aléatoire (Backoff) et l’autre basée sur un accès planifié (Round-Robin). Des comparaisons temporelles et des ressources ont été effectuées pour choisir la méthode d’accès la plus performante pour prototyper un NoC sur multi-FPGA. L’architecture basée sur le Backoff permet de partager efficacement le lien externe entre plusieurs routeurs avec un nombre minimum de collisions. Ainsi, cet algorithme permet de gérer le goulet d’étranglement et équilibre les accès des routeurs vers l’inter-FPGA. La nouvelle architecture inter-FPGA pour le Network-on-Chip basée sur l’algorithme BackOff fournit une latence plus faible avec moins de ressources par rapport à d’autres solutions comme le RR (Round-Robin) et le HRRA (Hierarchical Roun-Robin Arbiter). (2) Une méthodologie de modélisation a été émergée pour estimer le nombre de ressources utilisées par chaque architecture. Cette modélisation est basée sur la régression linéaire. Il y a des grandes surestimations avec le round-robin qu’avec le Backoff. (3) Finalement, une architecture de NoC dédiée aux applications multimédias a été proposée. L’objective de cette architecture est de transmettre des trafics avec des niveaux de priorités différentes dans des bonnes conditions. Dans cette architecture de NoC multimédia, nous avons doublé les liens physiques au lieu d’utiliser des canaux virtuels pour permettre aux trafics de haute priorité de récupérer le retard. De plus, nous avons intégré à l’intérieur des routeurs un simple arbitre pour traiter les niveaux de priorité pour chaque paquet. Cette nouvelle architecture a été comparée avec des architectures de NoC traditionnelles avec (basée sur des canaux virtuels) ou sans (NoC Handshake) qualité de service. Plusieurs testsont été effectués pour prouver l’efficacité de l’architecture du NoC multimédia. Finalement, une étude analytique a été proposée pour estimer le nombre d’AP nécessaires pour que cette architecture de NoC multimédia afin de répondre aux exigences d’utilisateurs dans le contexte de multi-FPGA / With the increasing complexity of System-on-Chip, the design of efficient embedded systems dedicated for multimedia applications must integrate effective communication interconnects such as Network-on-Chip. Given the limited number of resources of a single FPGA, multi-FPGA platforms are considered the most appropriate means for experimentation, emulation and evaluation for such large systems. Deployment often involves partitioning the Network-on-Chip on several FPGA and replacing internal communication links with external ones. The limitation of this solution stems from the fact that with ongoing evolution of FPGAs, their I/O resources become scarcer in time. This, consequently, decreases intra-FPGA bandwidth. Currently, the number of inter-FPGA signals is considered a major problem to prototype a Network-on-Chip on multi-FPGA. Since there are more signals needed for routers than the number of available FPGA I/Os. Therefore, inter-FPGA links must be shared between routers, resulting in significant bottlenecks. Since the ratio of logical capacity to the number of IOs increases slowly for each FPGA generation, this technological bottleneck will be remaining for future system designs.The main contributions of this thesis are : (1). We have developed two collision management architectures, one is based on a random access (Backoff) and the other is based on a round-robin algorithm. Timing and resources comparisons are made to evaluate the two inter-FPGA traffic management architectures. The Backoff-based sub-NoC architecture effectively shares external links between multiple routers with a minimum number of collision and balances access between all routers. The new inter-FPGA architecture for the Network-on-Chip based on the BackOff algorithm achieves lower latency with fewer resources compared to other solutions such as Round-Robin and Hierarchical Round-Robin Arbiter. (2) A modeling methodology has emerged to estimate the number of resources used by each architecture. This modeling is based on linear regression. There are considerable over-estimations in the round-robin compared to the Backoff. (3) A NoC architecture dedicated for multimedia applications has been proposed. The objective of such architecture is to transmit traffic with different priority levels under right conditions. In this architecture of NoC multimedia, we have doubled the physical links instead of using virtual channels to allow high priority traffic to recover the delay and to ensure quality of service. In Additionally we have integrated within the routers a simple arbiter to deal with the priority levels for each packet. This new architecture has been compared with traditional architecture based on virtual channels using several test partitioning. Finally, an analytical study was proposed to estimate the number of APs needed for the NoC Multimedia deployed in multi-FPGA systemse to meet the user’s requirements