Made available in DSpace on 2015-04-14T14:50:05Z (GMT). No. of bitstreams: 1 449349.pdf: 2535064 bytes, checksum: 9bc52234ef8a5c4987806932ce5619c9 (MD5) Previous issue date: 2013-03-21 / Multiprocessor System-on-Chip (MPSoC) can be found in virtually all market branches and the design of such systems typically has several restrictions such as chip area used, which hampers. State-of-art MPSoCs uses networks-on-chip as the primary means of communication, and the trend is that systems based on networks intrachip continue to be used for a long time, thanks to greater flexibility in their design and also a high capacity communication. However, such systems also have certain restrictions on its use, such as the location of the tasks that compose it. Mapping and partitioning techiniques seek to solve these problem, or at least decrease it to a non critical point, but are not always successful in this job. In this context, cluster-based architectures emerges as a viable alternative to MPSoCs. Such systems typically have a hybrid architecture in its constitution, using more than one communication medium, thus being able to group elements by questions of "affinity" and still using high-speed communication medias, such as networks-on-chip. Thus, this work introduces the HC-MPSoC, an architecture for cluster-based intrachip systems, which uses buses and networks-on-chip in a joint way, forming groups of elements independently distributed throughout the system. The HellfireOS is also presented, a real time operating system adapted to run on the platform, counting with a full set of drivers throughout a high-level API. All HC-MPSoC modules as well as the HellfireOS modules, and the results obtained using the platform are presented along the text. / Sistemas intrachip multiprocessados (MPSoCs) podem ser encontrados em praticamente todos os ramos do mercado e o projeto desses sistemas normalmente apresenta diversas restri??es, como por exemplo ?rea do chip utilizada, o que o dificulta. MPSoCs do estado da arte utilizam redes intrachip como meio de comunica??o principal, e a tend?ncia ? que sistemas baseados em redes intrachip continuem a ser utilizados por um longo tempo, gra?as a uma maior flexibilidade em seu projeto e tamb?m uma alta capacidade de comunica??o. Por?m, tais sistemas ainda apresentam certas restri??es em seu uso, como por exemplo a localiza??o das tarefas que o comp?em. T?cnicas de mapeamento e particionamento de tarefas de uma aplica??o buscam solucionar tais problemas, ou ao menos diminui-los a um ponto n?o cr?tico, mas nem sempre s?o bem sucedidos. Neste contexto, arquiteturas do tipo cluster surgem como uma alternativa vi?vel para MPSoCs, normalmente apresentando uma arquitetura h?brida em sua constitui??o, utilizando mais de um meio de comunica??o, podendo assim agrupar elementos por quest?es de "afinidade" e ainda assim utilizando meios de comunica??o com grande paralelismo, como redes intrachip. Desta maneira, este trabalho introduz o HC-MPSoC, uma arquitetura clusterizada para sistemas intrachip, que utiliza redes intrachip e barramentos de uma maneira conjunta, formando grupos de elementos distribu?dos de forma independente por todo sistema. ? apresentando ainda, o HellfireOS, sistema operacional de tempo real adaptado para executar sobre a arquitetura, com drivers disponibilizados para uso. Todos os m?dulos do HC-MPSoC, assim como do HellfireOS, e os resultados obtidos utilizando a arquitetura, s?o apresentados no decorrer do texto.

Made available in DSpace on 2015-04-14T14:50:09Z (GMT). No. of bitstreams: 1 453324.pdf: 2410209 bytes, checksum: f4e4dbdab0416563f7afc5fbe9905155 (MD5) Previous issue date: 2013-03-27 / Currently, the use of multiprocessor systems on chip or MPSoCs are a trend in the electronic industry. Increasing numbers of processors and other Intellectual Property Cores (IP Cores) are integrated, which enable massive parallel processing, and allow achieving devices with increased performance. This trend to employ MPSoCs is driven, among other factors, by advances in networks on chip research, due to their higher scalability, when compared to other types of interconnection architectures. On the other hand, there is a growing demand for portable devices, with fierce competition for market shares of smartphones, tablets and ultrabooks, among other devices. However, increased performance in these devices leads to greater energy consumption. Such high consumption rates become a serious problem, because mobile platforms have limited amounts of energy available for immediate use. Therefore, the research of design techniques aimed at energy savings becomes relevant, once the evolution of energy source characteristics does not follow the evolution of electronic devices. Because a considerable amount of energy consumption in synchronous circuits is required for the generation, distribution and maintenance of the clock signal, this work capitalizes on the use of design techniques that avoid employing global clocks. One option to this consists in partitioning a complex electronic system into a set of synchronous modules that communicate asynchronously, in what are called globally asynchronous locally synchronous (GALS) systems. This Dissertation describes a proposal and the detailed design of a local clock generator circuit, which allows to produce and control the operating frequency of each module in a GALS system, the so called processing elements (PEs). This generator provides a mechanism for dynamically changing the module operating frequency (dynamic frequency scaling or DFS), which makes it able to save energy through the elimination of global clock distribution trees, as well as enabling localized reduction of the frequency of modules subject to reduced instantaneous computational demand. The generator was designed in a 65 nm technology from STMicroelectronics. Results from preliminary design evaluation show that the proposed circuit dissipates only 0,058 μW of static power and presents an average dynamic power dissipation around 159 μW. The area taken by the clock generator control circuit is 0,0024 mm2. This represents an area overhead which is only 5% of the area of a minimalist network on chip router. Such results indicate the feasibility of using the proposed generator for driving relatively small MPSoC modules. Thus, the work especially contributes to consolidate the viability of GALS systems. / Atualmente, o uso de sistemas multiprocessados em chip (do ingl?s Multiprocessor System-on- Chip ou MPSoCs) s?o uma tend?ncia na ind?stria eletr?nica. Integram-se n?meros crescentes de processadores e outros m?dulos de propriedade intelectual (do ingl?s Intellectual Property Cores ou IPs), o que habilita processamento paralelo maci?o, e permite o aumento de desempenho de dispositivos. Esta tend?ncia pela utiliza??o de MPSoCs ? movida entre outros fatores pelos avan?os nas pesquisas em redes intrachip, devido ? maior escalabilidade destas, se comparadas a outras arquiteturas de interconex?o. Por outro lado, h? uma crescente demanda por dispositivos port?teis, com competi??o acirrada por fatias nos mercados de smartphones, tablets e ultrabooks, entre outros equipamentos. Contudo, o aumento do desempenho nestes dispositivos leva necessariamente a um maior consumo de energia. Este consumo elevado ? um problema s?rio, pois plataformas port?teis atualmente disp?em de quantidade limitada de energia prontamente dispon?vel. Assim, a pesquisa de t?cnicas de projeto com foco na economia de energia ? necess?ria, visto que a evolu??o da capacidade de fontes de energia n?o acompanha o progresso de dispositivos eletr?nicos no mesmo passo. Dado que parte significativa da energia consumida em circuitos s?ncronos reside na gera??o, distribui??o e manuten??o do sinal de rel?gio, este trabalho baseia-se no uso de t?cnicas de projeto que prescindem do uso de um rel?gio global. Uma op??o consiste em dividir um sistema eletr?nico complexo em um conjunto de m?dulos s?ncronos que se comunicam assincronamente, no que se denomina sistemas globalmente ass?ncronos e localmente s?ncronos (do ingl?s Globally Asynchronous Locally Synchronous ou GALS). Esta disserta??o descreve a proposta e o projeto detalhado de um circuito gerador de rel?gio local, que permite produzir e controlar a frequ?ncia de opera??o de cada m?dulo processador de um sistema GALS, os chamados elementos de processamento (em ingl?s Processing Elements ou PEs). Este gerador disponibiliza um mecanismo para altera??o din?mica de frequ?ncia (em ingl?s Dynamic Frequency Scaling ou DFS), que o torna capaz de economizar energia atrav?s da elimina??o de ?rvores globais de distribui??o de rel?gio e da redu??o localizada da frequ?ncia em m?dulos com pouca demanda computacional instant?nea. O gerador foi projetado em tecnologia 65 nm da STMicroelectronics. Resultados de avalia??es preliminares mostram que o circuito proposto dissipa uma pot?ncia est?tica de apenas 0,058 μW e uma pot?ncia din?mica m?dia de apenas 159 μW. A ?rea ocupada pelo circuito de controle do gerador ? de 0,0024 mm2. Esta sobrecarga de ?rea representa menos de 5% da ?rea de um roteador de rede intrachip minimalista. Tais resultados indicam a factibilidade de uso do gerador proposto em m?dulos relativamente pequenos de MPSoCs. Assim, o trabalho contribui sobretudo para consolidar a viabilidade de sistemas GALS.

Made available in DSpace on 2015-04-14T14:50:11Z (GMT). No. of bitstreams: 1 457714.pdf: 3058681 bytes, checksum: bf5c8f69d28b7aecb5cc89b8993abbc3 (MD5) Previous issue date: 2014-02-26 / Multiprocessor systems on chip (MPSoCs), using networks on chip (NoC) as the communication infrastructure, result from the continuous reduction in the transistors size and the need for increasing computational power. This increased computing capacity is obtained through the reuse of components (processors, memories, routers, etc.), which also provides scalability, and simplifies the design process. MPSoCs with hundreds of processing elements (PEs) follows the Moore's law, and according to the ITRS 2011 it is predicted up to 1000 PEs in a single chip at the end of 2025. This estimation is driven mainly by the telecommunications and multimedia market, which includes devices such as smartphones and mobile computers. Such devices require systems able to execute a wide range of applications, with different performance requirements. Thus, the system must be able to provide quality of service (QoS) to applications, and adjust the resources usage at runtime. Literature proposais provide runtime QoS adaptation taking finto consideration the use of only one or two QoS techniques. Considering the application diversity that may execute in MPSoCs, applications may have different QoS requirements, requiring more computing resources, communication resources, or both simultaneously. Therefore, this work aims to explore different QoS levels addressing four different adaptive QoS techniques managed at runtime according to the soft real-time applications' requirements. It is assumed that the MPSoC is partitioned in regions, named clusters, with one manager PE per cluster. This adaptive management is controlled through a heuristic that is executed by the OS of each cluster manager. A hybrid monitoring infrastructure provides the necessary information for the adaptive heuristic. This infrastructure is divided in two hierarchical levels, being scalable and with an intrusion levei that corresponda, in the worst case, to 0.8% of the link utilization. The runtime adaptive QoS management acta in computing, communication, or both, enabling soft real time applications to restore their performance after detected a performance decrease by monitoring. Furthermore, a debugging tool for NoC-based MPSoCs is proposed in this work. This tool provides a communication protocol level debugging, and helps the process of implementation, validation and extraction of results of new system protocols. / Sistemas multiprocessados em chip (MPSoCs), baseados em redes em chip (NoCs), s?o resultados da cont?nua redu??o no tamanho dos transistores e na busca por um crescente poder computacional. Este aumento da capacidade de computa??o ? alcan?ado atrav?s da replica??o de componentes (processadores, mem?rias, roteadores, etc.),o que tamb?m fornece escalabilidade e simplifica o projeto. A estimativa de MPSoCs com elevado n?mero de processadores acompanha a lei de Moore, e segundo o ITRS 2011 s?o previstos at? 1000 elementos de processamento (PE) em um ?nico chip at? o ano de 2025. Esta estimativa ? impulsionada principalmente pela mercado de telecomunica??es e multim?dia, que inclui dispositivos como smarthphones e computadores m?veis. Este tipo de emprego de MPSoCs exige que tais sistemas sejam capazes de suportar uma variada gama de aplica??es e com diversos requisitos de desempenho. Assim, o sistema deve ser capaz de fornecer qualidade de servi?o (QoS) para as aplica??es e ajust?-la em tempo de execu??o. As propostas atuais da literatura visam fornecer adapta??o de QoS em tempo de execu??o levando em considera??o o uso de poucas ou de somente uma t?cnica de QoS. Observada a variedade de aplica??es ? claramente percept?vel que certas aplica??es possuem requisitos diferenciados de QoS, podendo requisitar mais recursos de computa??o, comunica??o, ou ambos simultaneamente. Portanto, este trabalho prop?e explorar diferentes n?veis de QoS atrav?s do uso de quatro diferentes t?cnicas adaptativas de QoS que s?o gerenciadas em tempo de execu??o de acordo com os requisitos das aplica??es. O gerenciamento ? distribu?do atrav?s do particionamento do MPSoC em regi?es, denominadas clusters, havendo um PE respons?vel pela ger?ncia de cada cluster. Este gerenciamento adaptativo ? realizado atrav?s de uma heur?stica que ? executada em cada sistema operacional gerente de cluster. Uma infraestrutura de monitoramento h?brido fornece as informa??es necess?rias para a heur?stica adaptativa. Esta infraestrutura ? dividida em dois n?veis hier?rquicos, sendo escal?vel e com um n?vel de intrus?o que corresponde no pior caso a 0,8% de utiliza??o do enlace da NoC. O gerenciamento adaptativo de QoS em tempo de execu??o age na computa??o, comunica??o ou em ambos e faz com que aplica??es de tempo real flex?veis possam restaurar seu desempenho ap?s detectado uma queda do mesmo pelo monitoramento. Neste trabalho ? tamb?m proposta uma ferramenta de depura??o para MPSoCs baseados em NoC, esta ferramenta fornece depura??o no n?vel de protocolo de comunica??o ente os PEs,e facilita o processo de implementa??o, valida??o e obten??o de resultados de novos protocolos para o sistema.

Made available in DSpace on 2015-04-14T14:50:11Z (GMT). No. of bitstreams: 1 457720.pdf: 1953741 bytes, checksum: 6ec1fd7c64db87bf06e50c9e430a7c7f (MD5) Previous issue date: 2014-03-12 / Durante d?cadas, a ind?stria aumentava a frequ?ncia de opera??o dos processores para responder ?s necessidades de desempenho. Ap?s atingir uma limita??o f?sica em termos de gera??o de calor, o novo eixo escolhido para explorar desempenho foi escalar o n?mero de elementos de processamento. Para lidar com o crescente n?mero de elementos de processamento, cada vez mais s?o importantes as metodologias para auxiliar os projetistas no desenvolvimento de sistemas multiprocessados. Abordagens baseadas em simula??o e prototipa??o em FPGA s?o onerosas pois demandam muitos recursos, tais como projetistas e tempo. Por isso, t?cnicas baseadas em modelos anal?ticos ganham visibilidade como alternativas para essas abordagens onerosas. Por?m, modelos anal?ticos possuem desvantagens, como a dificuldade de modelar e caracterizar diferentes arquiteturas. Al?m disso, topologias emergentes de sistemas multiprocessados carecem de modelos anal?ticos. Levando esse cen?rio em conta, este trabalho prop?e um modelo anal?tico que suporta atividades comuns de projetistas tais como mapeamento de aplica??es e gera??o de prot?tipos de sistemas multiprocessados. / The industry for decades has increased the clock rate to answer the need of performance. Reaching a physical limitations in terms of heat, the new chosen axis to increase performance is to scale the number of processing elements. To deal with that scaling number of processing elements, more and more important are the methodologies to support the design of MPSoCs. Approaches like simulation and FPGA-based prototyping are too expensive and timing consuming. Therefore, techniques like Analytical Models represent important alternatives to the previous consuming approaches. However, these architecture models are difficult to build and characterize. In addition, emerging MPSoC topologies lack analytical models. Due to that, this work proposes an analytical model to support designers in common tasks of the design process like application mapping and prototypes generation.

Made available in DSpace on 2015-04-14T14:50:11Z (GMT). No. of bitstreams: 1 458144.pdf: 2848899 bytes, checksum: aca140c6eed44d36131ec75411489b42 (MD5) Previous issue date: 2014-03-12 / Communication plays a crucial role in high performance design of Multiprocessor Systems-on-Chips (MPSoCs). Accordingly, Networks-on-Chip (NoCs) have been proposed as a solution to deal with the global communication of complex MPSoCs. NoC-based architectures are characterized by various tradeoffs related to structural characteristics, performance specifications, and application demands. Additionally, wire delay and power dissipation are rising as the number of cores over a 2D (two-dimensional) plane increases. One of the reasons for that is the long network diameter and overall communication distance. In this scenario, 3D (three-dimensional) Integrated Circuit (IC) technology applied to NoC architectures allows greater device integration, shorter interconnection, and it aims to reduce the length and number of global interconnections (interconnections among every processing element), which directly influences on the communication performance and allows opportunities for chip architecture innovations. Moreover, 3D NoC-based architectures appear as alternative to reduce network latency, energy consumption and area footprint in comparison to 2D NoC topologies. Albeit a wide variety of technologies is available for 3D interconnection, the employment of Through Silicon Vias (TSVs) is a feasible approach for the interconnection between stacked layers. However, the drawback for current 3D technologies is that TSVs are usually very expensive in terms of silicon area limiting their usage. This work presents a 3D mesh NoC architecture called Lasio, exploring architectural impacts of 3D versus 2D NoC topologies on latency, throughput, and buffers occupancy. It also analyzes the influence of buffer depth on communication latency and on application latency. Such evaluations considered varied network parameters, such as traffic patterns, buffer depth, TSVs serialization level, and a range of packet sizes. Besides, during this work, it was implemented a TSV serialization scheme on the Lasio NoC, and it was analyzed the impact of such serialization scheme on area cost, power dissipation, network and application latency, and occupancy on buffers of input ports for a 4x4x4 3D mesh NoCs with different serialization degrees. Experimental results show that, in average, 3D topologies minimize 30% the application latency and increase 56% the packets throughput, when compared to 2D topologies. In addition, this work highlights that when applying an appropriate buffer depth, the application latency is reduced up to 3.4 times for 2D topologies and 2.3 times for 3D topologies. Additional results demonstrate that NoCs 3D approach reduce the links occupancy when compared to 2D counterpart, which potentially leads to higher throughput and more dissipation power and latency efficiency. Moreover, results also demonstrate that the proposed serialization scheme allows reducing TSVs usage with low performance cost, displaying the potential benefits of the scheme in 3D NoC-based MPSoCs. / Comunica??o desempenha papel fundamental em projetos de Sistemas Multiprocessados em Chips (MPSoCs, do ingl?s Multiprocessor Systems-on-Chips). Desta maneira, Redes Intrachip (NoCs, do ingl?s Networks-on-Chips) t?m sido propostas como solu??o para a comunica??o global em MPSoCs complexos. Arquiteturas baseadas em NoCs s?o caracterizadas por v?rios compromissos relacionados a caracter?sticas estruturais, a especifica??es de desempenho e a demandas da aplica??o. Adicionalmente, o atraso na comunica??o e a dissipa??o de pot?ncia est?o aumentando conforme o n?mero de n?cleos em uma camada 2D (bidimensional) aumenta. Uma das raz?es para isso ? o longo di?metro da rede e a dist?ncia de comunica??o entre n?cleos. Neste cen?rio, a tecnologia de Circuito Integrado (CI) 3D (tridimensional) aplicada ?s arquiteturas do tipo NoC permite maior integra??o entre dispositivos e com interconex?es menores, e possibilita tamb?m reduzir o tamanho e o n?mero de interconex?es globais (conex?es entre todos os elementos de uma rede), o que, por sua vez, influencia diretamente o desempenho da comunica??o e permite oportunidades para inova??es em arquiteturas de chips. Ademais, arquiteturas baseadas em NoCs 3D aparecem como alternativa ? redu??o de indicadores como lat?ncia, consumo de energia e ?rea quando comparadas ?s topologias de NoCs 2D. Embora existam diversas tecnologias dispon?veis para interconex?es em redes 3D, a utiliza??o de Through Silicon Vias (TSVs) ? uma abordagem vi?vel como interconex?o entre camadas empilhadas. Entretanto, a desvantagem que a TSV ocasiona nas atuais tecnologias 3D ? que tais interconex?es s?o geralmente custosas em termos de ?rea de sil?cio, o que acarreta limita??es no seu uso. Este trabalho apresenta uma arquitetura de NoC 3D do tipo malha chamada Lasio, explorando impactos arquiteturais e comparando duas topologias, uma 3D e outra 2D, em termos de lat?ncia, vaz?o e ocupa??o de buffers. O presente trabalho tamb?m analisa a influ?ncia da profundidade dos buffers de entrada das portas dos roteadores nas lat?ncias de comunica??o e de aplica??o. Tais avalia??es consideraram diferentes par?metros de rede, como por exemplo, padr?es de tr?fego, profundidade dos buffers, n?vel de serializa??o das TSVs e uma variedade de tamanhos de pacotes. Al?m disso, durante este trabalho, foi implementado um esquema de serializa??o de TSV na Lasio. Em seguida, foi analisado o impacto de diferentes n?veis de serializa??o no custo de ?rea, na dissipa??o de pot?ncia, nas lat?ncias de rede e de aplica??o e na ocupa??o dos buffers de entrada das portas de cada roteador em uma NoC 3D 4x4x4 do tipo malha. Dentre os resultados alcan?ados durante este trabalho, foi verificado que topologias 3D quando comparadas a topologias 2D minimizam em 30% a lat?ncia de aplica??o e aumentam 56% a vaz?o dos pacotes. Al?m disso, este trabalho salienta que quando ? aplicado um tamanho de buffer apropriado, a lat?ncia de aplica??o ? reduzida at? 3,4 vezes para topologias 2D e 2,3 vezes para topologias 3D. Resultados adicionais demonstram que NoCs 3D reduzem mais a ocupa??o das conex?es internas quando comparadas com NoCs equivalentes 2D, o que potencialmente permite maior vaz?o e maior efici?ncia com rela??o ? dissipa??o de pot?ncia e lat?ncia. Ademais, os resultados tamb?m demonstraram que o esquema de serializa??o proposto permite reduzir o uso de TSVs com uma baixa perda de desempenho, o que ressalta potenciais benef?cios do esquema em MPSoCs baseados em NoCs 3D.

Made available in DSpace on 2015-04-14T14:50:15Z (GMT). No. of bitstreams: 1 460611.pdf: 5773039 bytes, checksum: 467b60e5a0961be6d1d5fdcb576c8e52 (MD5) Previous issue date: 2010-03-09 / Reuse practices in the software development context, as well as other activities, contribute significantly for improving the quality of generated artifacts. Domain Engineering (DE) has been proposing methods and approaches that aim at supporting software reuse. In the design phase of DE methods artifacts may be created for the Reference Architecture (RA) creation. A RA constitutes structural models that represent the main concepts among the software architecture of a given domain. Although the majority of methods intend to support of RA creation, in fact this support is not enough. The goal of this research is to propose a systematic approach for reference architecture documentation, integrated to a DE process. / Pr?ticas de re?so em um contexto de desenvolvimento de software, assim como em outras atividades, contribuem significativamente para a melhoria da qualidade dos artefatos gerados. Nesse sentido, pesquisas em Engenharia de Dom?nio (ED) v?m propondo m?todos e abordagens com o intuito de apoiarem o re?so de software. A fase de projeto dos m?todos de ED visa ? cria??o de artefatos com o objetivo de construir uma Arquitetura de Refer?ncia (AR) que constituem modelos de organiza??o estrutural que representam os conceitos mais importantes entre as arquiteturas de software em um dom?nio. Por?m, mesmo que a maioria dos m?todos preveja o apoio a constru??o de AR, na pr?tica o suporte oferecido ? insuficiente ou at? mesmo inexistente. Nesse contexto, o objetivo dessa pesquisa ? propor uma abordagem sistematizada para a documenta??o de Arquiteturas de Refer?ncia para Dom?nios de Aplica??es, integrada a um processo de Engenharia de Dom?nio com foco em Reuso.

Made available in DSpace on 2015-04-14T14:50:17Z (GMT). No. of bitstreams: 1 465167.pdf: 2214524 bytes, checksum: e60f67caab1af9647d1f2863d4e2d64e (MD5) Previous issue date: 2015-01-22 / Computer systems available on the Internet are used for, basically, everyone. This widespread use has facilitated their exposure to several different types of attacks. These attacks are intended to, for example, steal information, deploy malicious code and even to make a system slow to respond, or worst, to become completely offline. Denial of service attacks is a type of attack that, currently, needs a special attention, since they may be performed for different reasons, such as political purposes, industrial competition, protests or even just for fun. This kind of attack has as its main purpose to slow response time or even to make a computer system unavailable, for example, consuming all target computational resources. When a denial of service attack targets a cloud environment, it could compromise not only one system, but also all systems that are hosted in the cloud. Therefore, a cloud environment is a convenient target for malicious users, since that with a single attack they are able to hit multiple systems. A cloud environment usually exposes, through a REST architecture model, an API to allow its users to write their own service to be integrated with the cloud environment. Hence, this exposed REST API becomes a potential threat to the cloud environment. In order to reduce the risk of attacks, usually a cloud environment uses an authentication mechanism to allow only legitimate users to access the system. Despite that, some attacks may still be possible. This research is focused on the analysis of denial of service attacks that exploit the authentication mechanism through REST API calls in a cloud environment. In this work, we propose a solution that works in the application level. Our solution creates client profiles in order to verify whether a client is posing any threat to the cloud or not. When a threat is detected, then our solution starts to filter calls from users that were identified as malicious. We applied our solution to Openstack, an open cloud management system, and showed that we have improved response time for legitimate users when the cloud is under attack. / Nos dias de hoje sistemas dispon?veis na Internet est?o expostos aos mais diversos tipos de ataques. Estes ataques t?m diferentes finalidades tais como roubar dados dos sistemas e implanta??o de c?digos maliciosos, podendo at? mesmo deixar um sistema totalmente indispon?vel, o que em sistemas de alta disponibilidade seria um grande problema. Ataques de nega??o de servi?o merecem uma aten??o especial, pois atualmente vemos muitos ataques sendo executados por diferentes raz?es, como: pol?tica, concorr?ncia industrial, protestos ou at? mesmo apenas por divers?o. Esse tipo de ataque consiste em esgotar os recursos computacionais do seu alvo, deixando-o lento ou at? mesmo indispon?vel. Quando o alvo de um ataque de nega??o de servi?o ? um ambiente de nuvem, n?o apenas um sistema pode ser comprometido, mas sim todos os sistemas que est?o dispon?veis no ambiente em quest?o. Desse modo, um ambiente de nuvem ? um bom alvo para que usu?rios mal intencionados, atrav?s de um ataque ao mesmo, comprometam um grande n?mero de sistemas nele rodando. Ambientes de nuvem costumam expor, atrav?s do modelo arquitetural de REST, uma API para que usu?rios do seu servi?o possam, programaticamente, integrar seus sistemas. Sabendo disso, essa REST API exposta acaba por se tornar um potencial vetor de ataques aos ambientes de nuvem. Com isso, faz-se necess?rio a utiliza??o de um mecanismo de autentica??o, com intuito de permitir acesso apenas aos usu?rios leg?timos. Assim, o presente trabalho foca em analisar o problema de ataque de nega??o de servi?o que explora o mecanismo de autentica??o de REST API de ambientes de nuvem. A este problema, ser? proposta uma solu??o que atua em n?vel de aplica??o, tra?ando um perfil dos clientes que fazem uso desta REST, e desse modo evitando que o ambiente de nuvem seja sobrecarregado com opera??es desnecess?rias.

Made available in DSpace on 2015-04-14T14:50:22Z (GMT). No. of bitstreams: 1 391904.pdf: 2090015 bytes, checksum: 1ffa43fc181390380d561b08c1d9f13e (MD5) Previous issue date: 2007-02-28 / MPSoCs (do ingl?s, Multiprocessor System On Chip) constituem uma tend?ncia no projeto de sistemas embarcados, pois possibilitam o melhor atendimento dos requisitos da aplica??o. Isso se deve ao fato de que a arquitetura desses sistemas ? composta por v?rios processadores, m?dulos de hardware dedicados, mem?ria e meio de interconex?o, fornecendo um maior poder computacional quando comparados a sistemas monoprocessados equivalentes. No entanto, estrat?gias que possibilitem o aproveitamento da capacidade de processamento destas arquiteturas precisam ser mais bem entendidas e exploradas. Para isso, ? necess?rio dispor de infra-estruturas de hardware e software que habilitem gerenciar a execu??o de tarefas no MPSoC. A partir destas infra-estruturas deve ser poss?vel, por exemplo, mapear tarefas dinamicamente nos processadores, balanceando a carga de trabalho do MPSoC atrav?s de estrat?gias de aloca??o din?mica de tarefas. O estado da arte da bibliografia no tema explora estrat?gias de aloca??o est?tica e din?mica de tarefas sobre MPSoCs e avalia a viabilidade e efici?ncia das mesmas. Contudo, a necessidade de cria??o das infra-estruturas de hardware e software para viabilizar a explora??o destas estrat?gias constitui-se um gargalo no avan?o desta tecnologia. Adicionalmente, a maioria dos trabalhos utiliza plataformas modeladas em n?veis muito abstratos de modelagem para avalia??o das abordagens pesquisadas, reduzindo a confiabilidade dos resultados relatados. A principal contribui??o do presente trabalho ? a proposta e implementa??o de uma plataforma MPSoC denominada HMPS (Hermes Multiprocessor System). HMPS conta com uma infra-estrutura de hardware e uma infra-estrutura de software, capazes de gerenciar a execu??o de tarefas no sistema. A plataforma HMPS ? baseada em multiprocessamento homog?neo, e possui uma arquitetura de processadores mestre-escravo. A plataforma utiliza como meio de interconex?o uma rede intra-chip (NoC) e possibilita que tarefas possam ser alocadas est?tica e/ou dinamicamente no sistema. Com isso, v?rias estrat?gias de aloca??o distintas podem ser implementadas e avaliadas. HMPS dever? ser um ponto de partida para v?rios trabalhos, contribuindo para a pesquisa na ?rea de MPSoCs. Este documento apresenta a proposta e a implementa??o da plataforma HMPS. Para a infra-estrutura de hardware utilizou-se a NoC HERMES, desenvolvida pelo grupo de pesquisa GAPH, e o processador de c?digo aberto Plasma dispon?vel no site OpenCores. M?dulos de hardware foram desenvolvidos e altera??es no c?digo do Plasma foram realizadas, visando conectar o processador ? NoC e realizar a aloca??o de tarefas na mem?ria do processador. Para a infraestrutura de software, foi desenvolvido um microkernel multitarefa que executa em cada processador escravo e a aplica??o de aloca??o de tarefas que executa no processador mestre. S?o exploradas duas estrat?gias de aloca??o de tarefas: uma est?tica e uma din?mica

Made available in DSpace on 2015-04-14T14:50:24Z (GMT). No. of bitstreams: 1 393611.pdf: 2106634 bytes, checksum: c212024678b9c2ccb2c4bd268899e053 (MD5) Previous issue date: 2007-03-22 / Atualmente, grupos de pesquisa da ?rea acad?mica e da ind?stria tem se direcionado a um novo paradigma. Computa??o pervasiva ou computa??o ub?qua permite o desenvolvimento de aplica??es inteligentes tais como casas inteligentes, celulares inteligentes e computadores embutidos em trajes. O objetivo da computa??o pervasiva ? fornecer acesso computacional de maneira invis?vel e onipresente. No entanto, a implementa??o de uma arquitetura para essas aplica??es implica em muitos requisitos e desafios. Um desses desafios ? como permitir comunica??o entre diversos dispositivos heterog?neos em um ambiente pervasivo. Com esses dispositivos, a rede pervasiva torna-se mais heterog?nea e com diferentes protocolos e sub-redes de comunica??o. Essa heterogeneidade pode gerar problemas de qualidade e de atraso na rede. Com isso, a aplica??o n?o fornece o princ?pio de invisibilidade. O objetivo desse trabalho ? a proposi??o de uma plataforma hardware e software que seja capaz de integrar dispositivos em ambientes pervasivos. Essa plataforma permite os dispositivos compartilharem servi?os e recursos e se comunicarem, entre si e com a rede. Para avaliar essa plataforma, uma aplica??o chamada Agenda Pervasiva ? desenvolvida a fim de mostrar a execu??o e as contribui??es da plataforma proposta.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2015-06-16T17:21:57Z No. of bitstreams: 1 470587 - Texto Completo.pdf: 6163395 bytes, checksum: b88f0389d39c7cc7f197b32966e6fe29 (MD5) / Made available in DSpace on 2015-06-16T17:21:57Z (GMT). No. of bitstreams: 1 470587 - Texto Completo.pdf: 6163395 bytes, checksum: b88f0389d39c7cc7f197b32966e6fe29 (MD5) Previous issue date: 2015-03-13 / The continuous development of the transistor technology has enabled hundreds of processors to work interconnected by a NoC (network-on-chip). Nanotechnology has enabled the development of complex systems, however, fault vulnerability also increased. The literature presents partial solutions for fault tolerance issues, targeting parts of the system. An important gap in the literature is an integrated method from the router-level fault detection to the correct execution of applications in the MPSoC. The main goal of this dissertation is to present a fault-tolerant method from the physical layer to the transport layer. The MPSoC is modeled at the RTL level using VHDL.This work proposes fault tolerance techniques applied to intra-chip networks. Related work on fault tolerance at a systemic level, router level, link level and routing algorithms are studied. This work presents the research and development of two techniques: (i) protocols to enable the correct communication between task with partial degradation of the link enabling the router to operate even with faulted physical channels; (ii) test recovery method and of the router. This Dissertation considers permanent and transient faults.The HeMPS platform is the reference platform to evaluate the proposed techniques, together with a fault injection campaign where up to five random failures were injected simultaneously at each simulated scenario. Two applications were used to evaluate the proposed techniques, MPEG encoder and a synthetic application, resulting in 2,000 simulated scenarios. The results demonstrated the effectiveness of the proposal, with most scenarios running correctly with routers operating in degraded mode, with an impact on the execution time below 1%, with a router area overhead around 30%. / O cont?nuo desenvolvimento na tecnologia de transistores possibilitou que centenas de processadores trabalhassem interconectados por NoCs (network-on-chip). A nanotecnologia permitiu o desenvolvimento de complexos sistemas, por?m a vulnerabilidade a falhas tamb?m aumentou. A literatura apresenta solu??es parciais para o tema de toler?ncia a falhas, tendo como alvo partes do sistema. Uma importante lacuna na literatura ? um m?todo integrado para detec??o de falhas do n?vel do roteador at? a correta execu??o das aplica??es em MPSoC reais. O objetivo principal desta disserta??o ? apresentar um m?todo com toler?ncia a falhas da camada f?sica at? a camada de transporte. O MPSoC ? modelado em n?vel de RTL, usando VHDL.O presente trabalho prop?e t?cnicas de toler?ncia a falhas aplicadas a redes intrachip. S?o estudadas t?cnicas de toler?ncia a falhas em n?vel sist?mico, n?vel do roteador, n?vel de enlace e algoritmos de roteamento tolerante a falhas. Este trabalho apresenta a pesquisa e o desenvolvimento de duas t?cnicas: (i) protocolos para permitir a correta transmiss?o dos dados com degrada??o parcial do enlace, de forma a permitir que o roteador opere mesmo com canais f?sicos falhos; (ii) m?todo de teste e recupera??o do roteador. O modelo de falhas utilizado nesta Disserta??o ? de falhas permanentes e transientes.Para avaliar as t?cnicas propostas, foi utilizada a plataforma HeMPS, juntamente com uma campanha de inje??o de falhas onde at? cinco falhas aleat?rias foram injetadas nos canais de comunica??o entre os roteadores simultaneamente em cada cen?rio. Foram utilizadas duas aplica??es para avaliar as t?cnicas: codificador MPEG e uma aplica??o sint?tica, com um total de 2,000 cen?rios simulados. Os resultados demonstram a efetividade da proposta, com a maioria dos cen?rios executando corretamente com roteadores operando em modo degradado, com um impacto no tempo de execu??o abaixo de 1% e um aumente do ?rea de 30% no roteador.