Les récepteurs pour les communications sans fil très haut débit à 60 GHz tirent profit des innovations des liens filaires afin de réduire le budget de puissance, ce qui permettra l'intégration de la prochaine génération des terminaux portables sans fil. L’implémentation d’un égaliseur de canal à décision rétroactive, utilisant des signaux mixtes, est proposé pour diminuer la consommation globale du système. Dans ce mémoire, la réduction de consommation est atteinte par l'élimination de l'horloge du chemin de rétroaction de l’égaliseur. Inspiré par des récents développements en traitement des signaux numériques en temps continu, une ligne à retard numérique est aussi introduite. Le système conçu vise à atténuer les effets causés par les réflexions du signal dans des contextes de transmission en contact visuel entre le transmetteur et le récepteur. Les résultats théoriques montrent ainsi une consommation dépendante de la réalisation du canal. En outre, un élément de délai numérique programmable est proposé en tant qu’élément granulaire de la ligne à retard, en exploitant la polarisation de substrat des transistors, afin d’atteindre un réglage des délais extrêmement fin. Des démonstrateurs sur Silicium ont été fabriqués et caractérisés en technologie 28 nm FDSOI (Fully Depleted Silicon Over Insulator) pour démontrer les concepts proposés dans cette thèse. / Receivers for 60GHz wireless communications have been profiting from innovation in wired links in order to meet a power budget that will enable integration in next‐generation high-speed portable wireless terminals. Mixed‐signal implementations of the Decision Feedback Equalizer (DFE) have been proposed to alleviate overall system consumption. In this thesis, power minimization is pursued by removing the clock from the feedback path of the DFE. Inspired by recent developments in Continuous‐Time Digital Signal Processing, a continuous‐time digital delay line is used. The design aims at mitigating wireless channel impairments caused by signal reflections in typical Line‐of‐Sight, indoors deployment conditions. The system is shown theoretically to achieve channel‐dependent power consumption within acceptable Bit Error Rate performance for decoding. Moreover, a programmable digital delay element is proposed as the granular element of the delay line that exploits body biasing to achieve a coarse/fine functionality. Prototype DFE and delay lines have been fabricated and characterized in 28nm Fully Depleted Silicon Over Insulator technology (FDSOI).