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Estudio de técnicas de compresión de imágenes astronómicas

Valenzuela León, César Fernando January 2013 (has links)
Magíster en Ciencias de la Ingeniería, Mención Eléctrica / Esta tesis presenta un estudio acerca de la compresión, con pérdidas, de imágenes astronómicas mediante el estándar JPEG2000. La principal motivación de esta investigación surge al comparar los desempeños de compresión para diversas morfologías de imágenes, se observa que para una misma tasa de bits, el nivel de PSNR de las imágenes naturales es mayor que el de las imágenes astronómicas, es decir la compresión de dichas imágenes presenta menos pérdidas. Debido a esto, es necesario realizar ajustes sobre JPEG2000 de manera que ambos desempeños puedan equipararse. El primer enfoque utilizado se basa en la implementación de la wavelet Haar, aquella de mayor compresibilidad sobre imágenes astronómicas, en JPEG2000. Sin embargo, al realizar esta modificación se aprecia que los resultados obtenidos no son mejores a los que proporciona la versión original del estándar, con la base CDF 9/7. A partir del análisis de dependencias intraescala en el dominio Wavelet, se logra verificar que la característica que tiene mayor repercusión en el desempeño de la compresión es la presencia de estructura. Razón que explica el por qué la base CDF 9/7, a pesar de no presentar mejor compresibilidad que la base de Haar, permite alcanzar mejores niveles de compresión. Finalmente, se propone dividir las imágenes astronómicas en dos partes: "Background" y "Cartoon", esta última contiene los pixeles de mayor intensidad y al ser una señal sparse, es decir con muy pocos coeficientes distintos a cero, su alto nivel compresibilidad en base de Haar (reconstrucción perfecta con aproximadamente un 20% de coeficientes) permite soslayar la carencia de estructura. La compresión del "Cartoon"', mediante JPEG2000 con la base de Haar, entrega resultados superiores a los obtenidos por la base CDF 9/7, por lo que se puede concluir que este enfoque puede ser aprovechado en aplicaciones que puedan prescindir de la totalidad de los pixeles y que hagan énfasis en aquellos valores más significativos. La investigación presentada en esta memoria complementa los resultados encontrados en la literatura y abre una nueva línea que deberá seguir siendo explorada en el futuro.
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Implementacion de un codificador/decodificador wavelet para la compresión de imágenes sobre un FPGA

Tomás Horna, Chris Dennis, Huertas Saona, Christian Alexis 02 December 2011 (has links)
En los últimos años, los esquemas de compresión de imágenes basados en la transformada de Wavelet han ido remplazando a los esquemas clásicos basados en la transformada de Fourier, ya que son más eficientes y ofrecen una mayor posibilidad de análisis debido a su naturaleza multiresolución[1]. La compresión de imágenes actualmente juega un papel muy importante en el desarrollo de equipos portátiles o de telecomunicaciones, ya que estos buscan almacenar grandes volúmenes de información en el menor espacio posible o transmitir información a altas velocidades. Por lo tanto, esto implica migrar de la solución software originalmente concebida, hacia su implementación en procesadores de aplicación específica (hardware), la cual ofrece una mayor flexibilidad y la posibilidad de procesar los datos en tiempo real. Este trabajo presenta la implementación de una versión optimizada del algoritmo de codificación/decodificación SPIHT (Set Partitioning In Hierarchical Trees) sobre un arreglo de puertas programables por campo (FPGA), para lograr una reducción considerable del tiempo de procesamiento. Para ello, se propone una metodología de diseño digital Top-Down capaz de adaptar el estado del arte de un algoritmo específico a su equivalente en hardware programable. Los resultados de las pruebas experimentales demuestran que el diseño alcanza un reducido tiempo de procesamiento, logrando codificar una imagen transformada al dominio Wavelet de 256x256 píxeles en 50 milisegundos y realizar la decodificación de las misma en menos de un milisegundo. Además posee un bajo consumo de recursos, ocupando un 27% del FPGA Stratix EP1S25F1020C5 de Altera para dicha configuración. El sistema esta configurado para comunicarse con una interfaz de usuario visual para la transferencia de imágenes y visualización de resultados por la PC a través del Bus PCI. / Tesis
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Implementacion de un codificador/decodificador wavelet para la compresión de imágenes sobre un FPGA

Tomás Horna, Chris Dennis, Huertas Saona, Christian Alexis 02 December 2011 (has links)
En los últimos años, los esquemas de compresión de imágenes basados en la transformada de Wavelet han ido remplazando a los esquemas clásicos basados en la transformada de Fourier, ya que son más eficientes y ofrecen una mayor posibilidad de análisis debido a su naturaleza multiresolución[1]. La compresión de imágenes actualmente juega un papel muy importante en el desarrollo de equipos portátiles o de telecomunicaciones, ya que estos buscan almacenar grandes volúmenes de información en el menor espacio posible o transmitir información a altas velocidades. Por lo tanto, esto implica migrar de la solución software originalmente concebida, hacia su implementación en procesadores de aplicación específica (hardware), la cual ofrece una mayor flexibilidad y la posibilidad de procesar los datos en tiempo real. Este trabajo presenta la implementación de una versión optimizada del algoritmo de codificación/decodificación SPIHT (Set Partitioning In Hierarchical Trees) sobre un arreglo de puertas programables por campo (FPGA), para lograr una reducción considerable del tiempo de procesamiento. Para ello, se propone una metodología de diseño digital Top-Down capaz de adaptar el estado del arte de un algoritmo específico a su equivalente en hardware programable. Los resultados de las pruebas experimentales demuestran que el diseño alcanza un reducido tiempo de procesamiento, logrando codificar una imagen transformada al dominio Wavelet de 256x256 píxeles en 50 milisegundos y realizar la decodificación de las misma en menos de un milisegundo. Además posee un bajo consumo de recursos, ocupando un 27% del FPGA Stratix EP1S25F1020C5 de Altera para dicha configuración. El sistema esta configurado para comunicarse con una interfaz de usuario visual para la transferencia de imágenes y visualización de resultados por la PC a través del Bus PCI.
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Diseño y experimentación de un cuantizador vectorial hardware basado en redes neuronales para un sistema de codificación de video

Ramírez Agundis, Agustín 27 October 2008 (has links)
El objetivo general de esta Tesis es el estudio de las redes neuronales artificiales (ANN) con implementación hardware enfocadas hacia la compresión de imágenes y video en tiempo real. Como objetivos específicos, la Tesis se propone: explorar la factibilidad de utilizar las redes neuronales en las diferentes etapas de un sistema de compresión de imágenes; evaluar las redes Self Organizing Feature Map (SOM) en su implementación hardware utilizadas para la cuantización vectorial de imágenes; analizar la capacidad para procesar video en tiempo real de un sistema de compresión de imágenes que combine la cuantización vectorial basada en redes neuronales con otras técnicas; y estructurar un sistema para realizar el entrenamiento de redes neuronales utilizando esquemas de co-diseño hardware-software. La Tesis expone primeramente los conceptos fundamentales relacionados con la compresión de imágenes considerando tanto los principios teóricos subyacentes como las técnicas que se usan para llevar a cabo las tareas involucradas con las diferentes etapas que integran un compresor. A continuación efectúa una revisión de los trabajos de investigación en los que las ANN se utilizan para la compresión de imágenes, tarea que es precedida por un breve repaso del desarrollo que se ha observado en el campo de las ANN. En la parte práctica la Tesis tiene dos apartados. En el primero se desarrolla una red neuronal tipo SOM que se utiliza como cuantizador vectorial para la aplicación de que se ocupa. Partiendo del análisis de seis arquitecturas susceptibles de ser usadas, la red SOM se diseña utilizando una arquitectura masivamente paralela tipo SIMD y se implementa en hardware sobre una FPGA. Finalmente se experimenta con la red y se presentan los resultados. En el segundo apartado se estructura el banco de entrenamiento para la red SOM utilizando una metodología de codiseño hardware-software en la cual la red neuronal SOM se integra al banco como núcleo de un neurocoprocesador en u / Ramírez Agundis, A. (2008). Diseño y experimentación de un cuantizador vectorial hardware basado en redes neuronales para un sistema de codificación de video [Tesis doctoral no publicada]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/3444 / Palancia

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