Made available in DSpace on 2014-12-17T14:55:47Z (GMT). No. of bitstreams: 1 CarlosAAS_DISSERT_1-60.pdf: 4186909 bytes, checksum: cebf9d80edc07d16ef618a3095ead927 (MD5) Previous issue date: 2010-06-30 / This study shows the implementation and the embedding of an Artificial Neural Network (ANN) in hardware, or in a programmable device, as a field programmable gate array (FPGA). This work allowed the exploration of different implementations, described in VHDL, of multilayer perceptrons ANN. Due to the parallelism inherent to ANNs, there are disadvantages in software implementations due to the sequential nature of the Von Neumann architectures. As an alternative to this problem, there is a hardware implementation that allows to exploit all the parallelism implicit in this model. Currently, there is an increase in use of FPGAs as a platform to implement neural networks in hardware, exploiting the high processing power, low cost, ease of programming and ability to reconfigure the circuit, allowing the network to adapt to different applications. Given this context, the aim is to develop arrays of neural networks in hardware, a flexible architecture, in which it is possible to add or remove neurons, and mainly, modify the network topology, in order to enable a modular network of fixed-point arithmetic in a FPGA. Five synthesis of VHDL descriptions were produced: two for the neuron with one or two entrances, and three different architectures of ANN. The descriptions of the used architectures became very modular, easily allowing the increase or decrease of the number of neurons. As a result, some complete neural networks were implemented in FPGA, in fixed-point arithmetic, with a high-capacity parallel processing / Este estudo consiste na implementa??o e no embarque de uma Rede Neural Artificial (RNA) em hardware, ou seja, em um dispositivo program?vel do tipo field programmable gate array (FPGA). O presente trabalho permitiu a explora??o de diferentes implementa??es, descritas em VHDL, de RNA do tipo perceptrons de m?ltiplas camadas. Por causa do paralelismo inerente ?s RNAs, ocorrem desvantagens nas implementa??es em software, devido ? natureza sequencial das arquiteturas de Von Neumann. Como alternativa a este problema, surge uma implementa??o em hardware que permite explorar todo o paralelismo impl?cito neste modelo. Atualmente, verifica-se um aumento no uso do FPGA como plataforma para implementar as Redes Neurais Artificiais em hardware, explorando o alto poder de processamento, o baixo custo, a facilidade de programa??o e capacidade de reconfigura??o do circuito, permitindo que a rede se adapte a diferentes aplica??es. Diante desse contexto, objetivou-se desenvolver arranjos de redes neurais em hardware, em uma arquitetura flex?vel, nas quais fosse poss?vel acrescentar ou retirar neur?nios e, principalmente, modificar a topologia da rede, de forma a viabilizar uma rede modular em aritm?tica de ponto fixo, em um FPGA. Produziram-se cinco s?nteses de descri??es em VHDL: duas para o neur?nio com uma e duas entradas, e tr?s para diferentes arquiteturas de RNA. As descri??es das arquiteturas utilizadas tornaram-se bastante modulares, possibilitando facilmente aumentar ou diminuir o n?mero de neur?nios. Em decorr?ncia disso, algumas redes neurais completas foram implementadas em FPGA, em aritm?tica de ponto fixo e com alta capacidade de processamento paralelo