Ce travail présente la conception d'une boucle analogique numérique verrouillée sur l'amplitude du signal d'entrée. Cette boucle permet la quantification d'un échantillon en un nombre variable de cycles élémentaires. Son application à la conversion analogique numérique constitue un premier pas vers la création de nouvelles architectures de convertisseurs. La boucle repose sur une recherche locale du signal pour exploiter la redondance inter-échantillons des signaux réels. Cinq algorithmes de quantification sont présentés. Ce principe permet une réduction du nombre moyen de cycles de quantification par échantillon par rapport aux Convertisseurs à Approximations Successives (CAS), pour une complexité électronique équivalente. Ce gain en termes de nombre moyen de cycles par échantillon est converti en économie d'énergie ou en gain de vitesse par le biais de trois architectures de conversion proposées. La première architecture est conçue pour la basse consommation et conduit à des gains de consommation de 47% à 87% par rapport au CAS. La deuxième est conçue pour la vitesse. Les résultats montrent un nombre moyen de cycles de conversion par échantillon proche de 1 pour deux des trois signaux de test. Ces résultats sont comparables aux performances d'un convertisseur Flash et sont obtenus avec 2 comparateurs seulement par rapport aux 255 comparateurs d'un Flash équivalent. La troisième architecture est conçue pour la précision temporelle et dynamique. Elle repose sur la logique asynchrone et permet la construction d'une borne à temps continu du signal.

De nos jours, les systèmes de communications supportent un nombre croissant de normes radios dont les exigences en termes de bande et de vitesse sont diverses. Ceci rend la conception d'un convertisseur analogique numérique (CAN) unique convenant à toutes ces normes, une tache très problématique. La reconfigurabilité est une solution à ce problème, où la résolution serait échangée contre la bande passante. Les CANs Sigma Delta offrent un moyen facile d'effectuer cet échange en ajustant leur rapport de sur-échantillonnage. Cependant, ils ne sont adaptés pour les applications larges bandes. La parallélisation des CANs Sigma Delta surmonte ce problème et en plus augmente la reconfigurabilité du CAN. Dans ce travail, la conception d'un CAN Sigma Delta reconfigurable et parallèle est présentée. Sa reconfigurabilité permet de faire des échanges entre bande de conversion et résolution ainsi qu'entre consommation de puissance et bande de conversion. Ceci est possible grâce à un contrôle sur le nombre actifs de canaux, sur le rapport de sur-échantillonnage, sur la fréquence d'opération et sur l'ordre des modulateurs. Une nouvelle technique d'interpolation est également proposée. Elle permet de réduire les tailles des capacités et les contraintes sur le filtre anti-repliement. Un prototype du CAN a été fabriquée dans une technologie CMOS 65 nm. Il a été conçu pour satisfaire les exigences des normes GSM, UMTS, EDGE, DVB-T, WiFi et WiMax. Pour le scénario GSM/EDGE, le CAN a une résolution de 13 bits pour une consommation de 1.74 mW. Pour le reste des scénarios, les performances visées ne sont pas atteintes cependant la fonctionnalité a été testée avec succès.

L'explosion de la téléphonie cellulaire et le déferlement de normes de communication mobiles de couverture réduite (Wide, Local, Personal Area Networks, WAN, LAN et PAN), motivent de nombreuses études avec des approches très différentes. C'est dans ce contexte que s'inscrit ce travail de thèse qui propose une architecture reconfigurable pour la numérisation du signal radio de récepteurs mobiles multistandards. De la transition progressive du GSM vers l'UMTS en Europe découle le besoin de terminaux bi-mode GSM/UMTS dans un futur proche. Pour cette raison nous avons appliqué cette étude à ces deux normes. La première phase du travail cherche à déterminer la chaîne la mieux adaptée à la réception de différentes normes. Les récepteurs à conversion directe ou homodynes sont particulièrement adaptés à cette application car ils allient forte intégration et implémentation multi-standard. Mais la flexibilité d'un tel système impose des contraintes sévères pour le traitement analogique en bande de base. En effet, la bande de réception dans son intégralité (60MHz pour l'UMTS) se retrouve en bande de base. La deuxième phase propose une architecture reconfigurable GSM/UMTS pour la bande de base analogique. Une fois l'architecture du récepteur choisie, nous avons défini les fonctions assurées par le traitement du signal en bande de base ainsi que les blocs qui la constituent. Puis nous avons déduit l'architecture qui répond le mieux au cahier des charges fixé, notamment en ce qui concerne la reconfigurabilité. Nous avons privilégié une architecture qui nous permette de réutiliser telle quelle ou de reconfigurer, le maximum de blocs afin qu'ils servent aussi bien pour le GSM que pour l'UMTS. La troisième phase présente une méthode qui permet de définir un cahier de charges à partir des spécifications techniques d'une norme, pour les différents blocs de la bande de base analogique, à savoir amplificateurs à gain variable, filtre anti-repliement et convertisseur analogique-numérique. Ceci sera fait en termes de dynamique et de linéarité pour tous les éléments de la bande de base. Pour les filtres, nous définirons en plus leurs gabarits. Cette méthode met en évidence les compromis entre les fonctions de filtrage anti-repliement, conversion analogique - numérique et amplification à gain variable. La quatrième décrit un convertisseur analogique-numérique GSM/UMTS et enfin, la conception d'un filtre anti-repliement reconfigurable GSM/UMTS. Lors de cette phase du travail notre réflexion s'est portée sur le degré de reconfigurabilité de ce bloc et sur la recherche du meilleur compromis entre flexibilité, performance et surface. Enfin, une conclusion récapitule les principaux résultats obtenus et présente les perspectives.

Les systèmes de communication sans fil modernes exigent haute performance analogique Convertisseurs-numériques (CAN) avec l'augmentation de la bande passante et la résolution.Aujourd'hui, il y a un besoin croissant de faible puissance et de récepteurs RF multi-fonctionnels, puisque le marché s' attend à des capacités de réception complexes avec des appareils de faible puissance qui fonctionnent sur batteries portables de puissance limitée.Pour cette raison la tendance actuelle est de diminuer la partie analogique des récepteurs, tout en augmentant les tâches effectuées par la partie numérique.Par conséquent, cela demande des CAN à large bande, haute résolution et faible consommation.Dans cette recherche, on étudie plusieurs CAN à base de VCO.On montre la conception, la réalisation dans le process CMOS 65nm et les mesures de deux types de CAN à base VCO, le premier est basé sur le principe de la conversion tension-fréquence tandis que le second utilise le principe de la conversion tension-phase.Le CAN tension fréquence est un CAN de 4-bit programmable avec une fréquence d’échantillonnage qui va de 220MHz jusqu’à 1500MHz. le rapport signal dur bruit mesuré est de 40.5dB dans une bande de 30MHz avec une consommation de 0.5mW.Le CAN tension phase est un CAN de 4-bit programmable avec une fréquence d’échantillonnage qui va de 300MHz jusqu'a 1440MHz. le rapport signal dur bruit mesuré est de 48dB dans une bande de 30MHz avec une consommation de 1mW. On présente ensuite une méthode de conception systématique de conception des CAN SigmaDelta de grand ordre avec des quantificateurs à base VCO.Pour valider la méthode de conception, un CAN SigmaDelta avec un quantificateur tension-fréquence est conçu en 65nm. Le rapport signal sur bruit mesuré est de 62dB dans une bande de 28MHz et une consommation de 30mW.On propose ensuite l'utilisation des quantificateurs à base VCO dans les modulateurs SigmaDelta en quadrature. Pour cela, une méthode de conception systématique et présentée. Un CAN sigmadelta en quadrature de 4ème ordre avec des quantificateurs tension fréquence est conçu en 65nm. Les mesures de ce circuit sont encore encours. Les simulations post-layout montrent un rappost signal sur bruit de 75dB dans une bande de 40MHz et une consommation de 60mW. / Today's wireless communication systems are requiring high performance Converters analog-digital (ADC) with increasing demand on bandwidth and resolution.There is a growing need for low-power and multi-functional RF receivers , since the market is expecting complex receiving capacities with low power battery operated devices.For this reason the current trend is to decrease the analogue part of the receivers, while increasing the tasks performed by the digital part.Therefore, this imposes stringent requirements on the ADC such as wideband operation, high resolution and low power consumption.In this dissertation, we studied and realized several types of VCO-based ADCs.We show the design, implementation and the measurements of two types of VCO-based ADCs in 65nm CMOS process. The first is using the voltage to frequency conversion technique while the second uses the principle of voltage to phase conversion.The voltage to frequency converter is a 4-bit ADC with a programmable sampling frequency that goes from 220MHz up to 1500MHz.The measured Signal-to-noise-and-distortion-ratio (SNDR) is of 40.5dB in a band of 30MHz with a power consumption of 0.5mW.The voltage phase converter is a 4-bit ADC with a programmable sampling frequency that goes from 300MHz up to 1440MHz.The measured SNDR is 48dB in a band of 30MHz with a consumption of 1mW.We then present a systematic design method of high order SigmaDelta ADCs with VCO-based quantizers.To validate the design method, a SigmaDelta ADC with a 4-bit voltage-frequency is designed in 65nm. The measured SNDR is 62dB in a band of 28MHz and a power consumption of 30mw.We propose the use of VCO-based quantizers in quadrature SigmaDelta modulators. A systematic design method is presented for the quadrature VCO-based Sigmadelta modulators.A 4th order quadrature sigmadelta with 4-bit voltage to frequency quantizers is designed in 65nm. The measurements of this circuit are currently in progress. In post layout simulations, the quadrature modulator achieves 75dB in a band of 40MHz and a power consumption of 60mW.

La numérisation de plus en plus rapide de signaux à très large bande-passante permet aujourd'hui d'envisager de nombreuses applications pour les systèmes de télécommunication, les mesures expérimentales ou les systèmes radar. Les signaux issus des capteurs peuvent être analysés directement, en évitant la conversion en fréquences intermédiaires. Dans ce travail, nous nous intéressons plus particulièrement au système d'échantillonnage pour des applications radar, qui nécessitent une amélioration significative de la résolution des systèmes existants. L'objectif que nous visons inclus les spécifications suivantes : une fréquence d'échantillonnage de 40 GEch/s, une bande-passante supérieure à 15 GHz et une résolution de 10 bits effectifs à 8 GHz. Partant des excellents résultats obtenus sur les architectures mono-coup à entrelacement temporel, nous avons choisi d'adapter leur principe à un fonctionnement répétitif. Nous avons aussi choisi de baser cette étude sur la technologie TBH sur InP car elle présente les meilleures potentialités pour notre application. Deux éléments de base de ces systèmes ont fait l'objet d'une optimisation particulière pour améliorer la résolution du système : l'inverseur pour minimiser le jitter et l'échantillonneur-bloqueur, principalement pour améliorer la linéarité. Partant de ces résultats, trois architectures innovantes ont été proposées. Pour chacune nous avons conçu un système dont nous avons simulé les performances

Cette thèse est le fruit d'un partenariat entre la BL TVFE de NXP Semiconductors et l'ESIEE dans le cadre d'une thèse CIFRE. Le but est d'apporter une solution qui permette la réception de plusieurs canaux pour le câble. Ce sujet est lié à la problématique de numérisation large bande. Dans la première partie, nous faisons un état-de-l'art sur les convertisseurs analogiques-numériques (CAN), sur les architectures parallèles (entrelacement temporel et bancs de filtres hybrides (BFH)), et sur les méthodes d'échantillonnage (passe-bande et complexe). Puis, nous étudions une architecture composée d'un banc de filtres analogiques et un banc de CANs. Nous cherchons à réduire surtout le taux d'échantillonnage. Nous comparons notre solution à un CAN large bande performant, avec notre fonction de coût. L'un des avantages de cette architecture est que tous les composants sont faisables, même les CANs, et qu'il est possible d'éteindre des sous-bandes pour diminuer la consommation. Cette solution est intéressante pour le moment mais n'est pas compétitive en termes de consommation et de surface. Nous proposons une alternative dans la partie 3, avec les BFH. Nous étudions cette architecture, en gardant à l'esprit la faisabilité de la solution. Nous avons choisi un BFH à deux voies, avec un filtre analogique passe-bas et un passe-haut. Puis, nous proposons un algorithme d'optimisation des filtres de synthèse pour atteindre nos objectifs de distorsion et de réjection de repliement. Une identification des filtres analogiques est aussi présentée. Finalement, une réalisation physique prouve le concept et valide les limitations théoriques de cette architecture

La conversion analogique-numérique sigma-delta passe-bande à temps continu constitue une approche intéressante pour la numérisation directe de signaux radiofréquences. Pour faire un premier pas vers des systèmes de conversion rapides et agiles basés sur cette approche, la faisabilité d'un convertisseur sigma-delta passe-bande à fréquence centrale ajustable sur une bande de fréquence limitée est étudiée au travers de la conception d'un circuit intégré prototype en technologie GaAs P-HEMT 0.2 µm.<br />L'architecture du modulateur sigma-delta comprend un filtre de boucle à structure parallèle, afin d'assurer à la fois la stabilité et la précision du dispositif, un sommateur et un comparateur. Les filtres passe-bande, constitutifs du filtre de boucle, sont du type Gm-LC à résistance négative. Le retard optimal théorique pour cette architecture est de 1,25 Te (Te : période d'échantillonnage) et ce retard est approximativement atteint grâce à un comparateur verrouillable (1,12 Te). Le réglage de la fréquence centrale s'opère par le biais de varicaps dans le résonateur d'entrée. La simulation du circuit au niveau transistor permet d'évaluer une résolution de 10 bits sur une bande de 4 MHz pour une fréquence centrale de 750 MHz et une fréquence de sur-échantillonnage de 3 GHz. La fréquence centrale du modulateur peut être abaissée à 725 MHz où la résolution atteint 9 bits. La consommation est estimée à 5,7 W. Le circuit a été implanté et la surface de la puce s'élève à 12 mm2.<br />Ce travail présente une méthodologie de conception basée sur des simulations multi-niveaux (transistor, fonctionnel). Cette approche permet d'isoler l'impact des non-idéalités de chacun des blocs au niveau circuit sur le fonctionnement général du modulateur. Des solutions sont proposées pour la correction de ces défauts. La robustesse du circuit a aussi fait l'objet d'une étude en termes de dispersions technologiques et d'éléments parasites introduits par l'implantation. Des remèdes sont proposés pour pallier ces problèmes.

Aujourd'hui l'outil le plus utilisé par les spécialistes d'électronique de puissance est l'oscilloscope numérique. Tant que ces appareils sont utilisés pour vérifier le fonctionnement de circuits, leur précision est, généralement, suffisante. En revanche lorsqu'ils sont utilisés pour caractériser des interrupteurs de puissance, la précision nécessaire ne peut pas être atteinte directement. Les modes opératoires doivent être optimisés et les mesures doivent être corrigées pour obtenir une précision satisfaisante. La mise en place de ces corrections demande du temps et nécessite, souvent, l'utilisation d'un ordinateur. Il est bon, avant de les développer, de s'assurer de leur opportunité. Une première partie de ce travail est consacrée à l'étude des causes d'erreurs et à leur influence sur les résultats de mesure. Nous partons de mesures effectuées, avec les plus grands soins, sur un I.G.B.T. et nous simulons, une à une, les sources d'erreur. Cette étude permet de tirer des critères de choix de matériel de mesure et de juger de la nécessité de certaines corrections. Dans une deuxième partie, nous nous intéressons à la modélisation de l'I.G.B.T. et, plus généralement, des quadripôles électrostatiques non-linéaires. Par comparaison avec les mesures effectuées sur l'I.G.B.T. nous montrons l'influence de la modélisation des capacités non-linéaires de l'I.G.B.T. sur les résultats de simulation.

La tendance du secteur automobile à développer des capteurs etactionneurs intelligents, faire cohabiter l’électronique analogique et l’électroniquenumérique devient un art. Placé au sein des actionneurs, pour la sécurité et le confortdes passagers, les convertisseurs analogique-numérique (CAN) sont les composantsclés de ces systèmes intelligents. Un CAN rapide, précis, et peu cher serévèle être un précieux allié pour les équipementiers automobiles. Pour diminuerles coûts, et faciliter l’utilisation de ce bloc, la surface de silicium occupée doit êtreconsidérablement réduite à moins de 0.5mm2. Quant à la précision du convertisseur,12-bits tous les 5 coups d’une horloge de 100 MHz sont nécessaires pour unetempérature de -40°C à 175°C.Ce travail de recherche se focalise sur l’amélioration de l’efficacité énergétiquesous les contraintes que l’environnement automobile représente. Notre principalecontribution réside dans le développement par une approche top-downd’une nouvelle architecture à 3 étages de topologies différentes. Le premier étageest un ΣΔ-Incrémental intrinsèquement linéaire. Le second étage est un algorithmiquepour augmenter rapidement la résolution. Enfin, un SAR accroît la résolutionavec faible consommation de puissance et surface de silicium.Suite à l’analyse de 40 années d’état de l’art, la nouvelle architecture proposéefut validée par vérification des non-linéarités statiques (DNL, INL) à différentsniveaux de modélisation. Commençant par un modèle MATLAB sans leslimitations analogiques, le niveau de modélisation se raffine petit à petit jusqu’auniveau transistor du convertisseur. Un modèle Verilog-A permit la déterminationdes spécifications minimales des briques de base analogiques: les comparateurs etles amplificateurs à transconductance. La sensibilité de ces derniers à la températurefut analysée pour limiter les erreurs commises sur les tensions analogiques.Une fois dessinés et les parasites extraits, les modèles variant avec la températureremplacent leurmodèle Verilog-A respectif afin d’obtenir les performances finales.Parallèlement, deux architectures de comparateurs ont été évaluées en températureau sein d’une première puce de test. Deux méthodes ont été utilisées pour estimerl’offset des comparateurs, et un nouveau circuit asynchrone estime le délai.Une seconde puce de test permet de vérifier la sensibilité du SAR à la températuremalgré un fonctionnement pseudo-asynchrone.Pour les comparateurs, le nouveau circuit de mesure différentielle du retardmontre une précision de 60 ps dans le pire des cas, pour la plus petite surface surpuce connue en considérant la technologie utilisée. Comme la variation du retardest dépendante de la température, le choix d’un Strong-ARM (SA) ou d’un Double-Tail (DT) dépendra du bruit, de la puissance, de la tension d’alimentation, et de laspécification de kickback. Pour une tension d’alimentation standard, les SA comparateursciblent les systèmes à faible consommation avec une tolérance élevéepour le kickback différentiel. Au contraire, les DT comparateurs acceptent uneplage de tension d’alimentation plus faible, et présentent un faible kickback différentiel,mais un bruit plus important. Testé de -40°C à 200°C, le dernier étagedu CAN proposé, n’a pas besoin d’être calibré jusqu’à 180°C. Les résultats encourageantssur cet étage permettent la réutilisation de celui-ci pour calibrer les étagesprécédents. Et pour le CAN, nous estimons une résolution possible de 11,2 bitsen 5 cycles d’horloge par échantillon avec une extension à 13,3 bits en 6 cyclesd’horloge. La surface estimée est de 0,12mm2.La puce de test pour le CAN est en cours de finalisation, une première étapesera sa caractérisation. Les résultats de cette session de mesure détermineront s’ilest possible de pousser l’architecture à des fréquences plus élevées pour ensuitetirer parti du traitement numérique pour conserver les performances. / In the automotive industry, the trend being to develop smartsensors and actuators, the on-board electronic has been ever more an artful workto combine analog electronics and the digital one. While many monitoring andcontrol systems play a crucial role as well for the safety as for the comfort of passengers,small components, like ADCs, are mandatory as a building block or as anessential functionality integrated into smart actuators. To that extent, a low-cost,fast and accurate analog to digital converter operating in those harsh conditionsis a good ally for equipment manufacturers. To decrease the cost, the area is ofprimary concern. Considering re-use of the ADC as an IP-bloc, the area has beenlimited to less than half a square millimeter for an low-oversampling ratio of 5 tooutput a 12-bit code at a sample rate of 20 MSamples/s, over a wide temperaturerange from-40°C to 175°C.This work focuses on the design of high-precision, high-speed and energyefficient ADC under the harsh environment the automotive one represents. Ourmain contribution relies on the development of an new hybrid topology proposalusing 3 stages to cope with such constraints based on a top-down approach: A firstcounting stage inherently linear, an algorithmic stage allowing to increase rapidlythe precision, and a SAR stage, ideal in terms of area and consumption, for a lownumber of bits.Based on a 40 years literature review, a new topology proposal has been validatedby checking its static metric of non-linearity (DNL, INL) at different level ofmodelisation. Starting by a MATLAB implementation without analog limitations,we refined step by step the model tillwe reach a transistor level of the ADC. Thence,Verilog-A model allows us to fix the minimum requirements of the key analog buildingblocks, to wit comparators and OTA. The latter has been analysed in order tolimit the settling error sensitivity to the temperature. Laid-out, parasitic extractedsimulation results of these considering PVT variations, they replace then previoushigh-level model to give final performances. Meanwhile, two well-known comparatorarchitectures have been assessed as IP blocs inside a first test chip. To performthe offset extraction, both a conventional and a feedback loop have been inspected.To assess, the delay a new asynchronous circuit has been proposed. A secondchip tests the sensitivity of the SAR to validate both the pseudo-asynchronousdigital scheme, and a Double-Tail comparator in real operating conditions.For comparators, the new differential measurement circuit of the delaydemonstrate an accuracy of 60 ps in the worst case, over a large temperature rangefor the smallest chip area known with respect to the technology node size. Thetemperature variation of the delay being temperature dependent, the choice of aStrong-ARM or a Double-Tail hinge on the noise, power, supply voltage, and kickbackspecification. For standard power supply voltage, the Strong-ARM latch targetslow-power systems application with a high tolerance for differential kickback.To the contrary, a Double-Tail latch allows lower power supply voltage range, withlow-differential kickback. Otherwise, the Double-Tail exhibit a higher noise due tothe integration in its first stage. Tested from -40°C to 200°C, the last stage of theproposed ADC topology does not need calibration up to 180°C. The encouragingresults on this stage allows the re-use of the SAR to calibrate the previous stages.And considering the ADC, we estimate a possible resolution of 11.2-bits in 5 clockcycles per sample with an extension to 13.3-bits in 6 clock cycles with an estimatedarea of 0.12 mm2.The ADC test chip not being fabricated yet, a first step is the characterizationof the ADC. From the results of the planned measurement session, the maingoal is to push the architecture at higher sampling rates to then leverage the digitalprocessing to enhance the sampling rate without changing the analog.

Afin de répondre aux besoins de la Radio Logicielle, les futurs systèmes de numerisation devront convertir en large bande et être versatiles. Les convertisseurs analogique/numérique à bancs de Filltres hybrides (BFH) sont une solution intéressante. Ils se composent d'un banc de ¯Filtres analogiques dit banc d'analyse, de convertisseurs analogique/numérique et d'un banc de Filltres numériques dit banc de synthèse. Ce travail a abouti àde nouvelles méthodes de synthèse des BFH qui prennent en compte les contraintes de réalisation des Filtres analogiques. En effet, elles partent d'un banc d'analyse quelconque mais supposé connu et calculent alors un banc de synthèse. Nous avons aussi montré l'intérêt et surtout la possibilité de la conversion à BFH en bande passante. De plus, les futurs systèmes de numérisation devront être ca- pables de s'adapter dynamiquement à différents standards et différentes modulations. Or, dans les BFH, les Filtres de synthèse étant numériques, leurs coeffcients peuvent être modiffiés par logiciel en fonction des besoins. Nous avons exploité cette idée et obtenu une méthode qui permet d'améliorer la résolution potentielle dans une bande de fréquence restreinte. Enfin, les méthodes présentées jusqu'alors trouvent un banc de Filtres numériques à réponse impulsionnelle finie (RIF). Or on peut aussi penser à utiliser des Filtres à réponse impulsionnelle infinie (RII). Les études ont montré que dans certains cas, les Filtres RII permettent d'obtenir un BFH plus performant qu'un BFH à Filtres RIF pour le même nombre d'opérations numériques. Nous avons mis au point plusieurs méthodes de synthèse de Filtres RII pour BFH.