Durant leurs utilisations, les produits électroniques sont soumis à des décharges électrostatiques (en anglais : ESD - ElectroStatic Discharge) pouvant induire des erreurs de fonctionnements et/ou leur destructions. Pour s'affranchir de ce type de défaillances, des tests sont effectués dans l'industrie suivant différents standards, comme l'IEC61000-4-2 ou l'ISO10605 pour l'automobile. Lorsqu'une défaillance du produit est révélée, il n'existe aucun outil, aucune méthode permettant d'analyser ou de prédire le comportement du système. Les concepteurs doivent remanier le produit jusqu'à ce que celui-ci remplisse les exigences du standard ou des clients, sans avoir suffisamment de méthodes d'investigation pour comprendre les mécanismes de dégradation durant la décharge. Ceci peut conduire à de nombreuses conceptions avant de trouver une solution qui n'est pas forcément la plus efficace et la plus économique. Les travaux présentés dans ce document sont orientés sur le développement de méthodes de modélisation et de caractérisation permettant d'analyser un système et de comprendre les modes de propagation et de défaillance lorsque survient une décharge électrostatique sur une carte électronique. Etant donné les niveaux de complexité qu'il faut gérer pour un système complet, la méthodologie de modélisation mise en œuvre est basée sur une description comportementale hiérarchique utilisant le langage VHDL-AMS. Cette méthode est destinée à analyser la propagation du courant de décharge dans un système depuis un générateur ESD jusqu'aux phénomènes internes à la puce. En parallèle nous avons été amenés à développer, sur la base de méthodes existantes, des techniques de mesure permettant une investigation plus poussée que celles proposées dans les standards. Les mesures, obtenues à l'aide ces techniques permettent de réaliser des corrélations avec les simulations. Toute cette approche a été validée au travers de trois cas d'étude. Grâce à ces méthodes cette thèse propose aux concepteurs de système des outils leur permettant d'analyser l'impacte d'un phénomène ESD dans un système aussi bien d'un point de vue robustesse que susceptibilité.

Grâce à l'augmentation continue des performances des circuits intégrés, l'électronique s'est largement développée dans la plupart des secteurs d'activité et tout particulièrement dans les systèmes embarqués. Ces systèmes doivent répondre à des contraintes de fiabilité sévères pour résister à des agressions issues de phénomènes transitoires variés, comme les décharges électrostatiques (ESD). À l'heure actuelle, l'impact de ces agressions sur le taux de retours clients des circuits intégrés est de 40 à 50 %. Pour améliorer l'immunité du système, et réduire ainsi les coûts de production et de suivi des produits, il devient nécessaire de prendre en compte ces perturbations dès la conception et d'avoir une approche globale de protection. Dans le cadre de ces travaux de thèse, nous avons développé une méthodologie de simulation, des modèles et les techniques de caractérisation associées afin d'évaluer l'impact d'un stress ESD en tous points d'une carte électronique en fonction des caractéristiques de chaque composant et du placement/routage. L'approche de modèlisation choisie s'appuie sur les outils informatiques de conception fonctionnelle des circuits et cartes et utilise le langage VHDL-AMS dont la certification IEEE en fait un standard industriel. Pour la caractérisation, l'originalité concerne l'utilisation d'un banc de test en impulsions de type Very Fast-TLP, couplé à différentes méthodes d'injection, qui permet à la fois, l'extraction des paramètres pour les modèles et d'observer la réponse du circuit intégré agressé sur la carte. Le résultat majeur de cette étude est la possibilité de simuler la réponse d'une carte électronique à une agression ESD (ex : ESD de type IEC) depuis son impact jusqu'au niveau de toute entrée/sortie des composants de la carte. L'approche est validée sur un circuit test simple mais aussi sur une application plus complexe à base d'un microcontrôleur. Elle permet de s'assurer que chaque composant est adéquat en termes de robustesse et de détecter des couplages indésirés.

Les travaux effectués au cours de cette thèse visent à développer des structures de protections contre les décharges électrostatiques (ESD) adaptées aux Entrées/Sorties hautes tensions (40V100V) dans le cadre d'applications automobiles et Ethernet. Pour satisfaire ce type de spécification, caractérisé par une fenêtre de conception ESD étroite, la protection doit présenter une caractéristique électrique à faible repliement, ou sans repliement, une tension de fonctionnement élevée et une résistance à l'état passant (RON) faible. De plus, la robustesse ESD requise est d'au moins 2kV HBM (Human Body Model) et peut atteindre 8kV. Le transistor bipolaire autopolarisé a été retenu comme composant de base des protections développées, en raison de ses bonnes propriétés en termes de robustesse et de RON. Dans un premier temps, nous avons mené une étude théorique approfondie dans l'optique de déterminer les paramètres contrôlant son déclenchement et son comportement à l'état passant, sous l'effet des fortes densités de courant et des températures élevées induites par les ESD. En particulier, un nouveau modèle a été établi lorsque la diminution du rapport d'injection en forte injection conduit à de très faibles valeurs. Des règles de dessin adaptées aux spécifications visées ont ainsi pu être définies. Dans ce travail, nous proposons différentes solutions permettant de répondre aux exigences de protection des Entrées/Sorties hautes tensions. Ainsi, quatre types de protections innovantes ont été développés : des transistors bipolaires PNP dont le RON est optimisé, des structures couplant un transistor PNP latéral avec une diode verticale, un transistor NPN dont le gain est fortement dégradé afin d'augmenter la tension de fonctionnement et des transistors NPN avec une région flottante dans la base ou dans le collecteur. Dans chaque cas, en s'appuyant sur l'analyse des mécanismes physiques à l'aide de la simulation physique 2D, nous avons défini les stratégies d'optimisation appr opriées. Les résultats obtenus permettent de diviser par deux la surface des protections par rapport à la solution classique de mise en série de plusieurs protections basses tensions.