La complexité et le peu d'accessibilité des équipements numériques rend de plus en plus difficiles les taches de vérification et de dépannage de ces équipements. Pour pallier ces problèmes, des outils ont été définis pour traiter des niveaux de description élevés contournant ainsi la complexité intrinsèque des descriptions de bas niveau. Dans ce mémoire, nous nous sommes intéressés a la définition d'un outil d'analyse de testabilité qui permette de prendre en compte des circuits, cartes ou systèmes décrits en langage vhdl. L'objectif est de pouvoir traiter des équipements asynchrones décrits par leur comportement aussi bien que par leur hiérarchie. L'analyse de testabilité se base sur la représentation des transferts d'information et permet, d'une part de déterminer une spécification fonctionnelle du programme de test et, d'autre part, de calculer des mesures de testabilité exprimées par une mesure de contrôlabilité et une mesure d'observabilité. Dans cette thèse nous présentons, tout d'abord, la compilation de programmes vhdl comportementaux sous forme de modèles de transfert d'information. Nous définissons la notion de capacité d'information dynamique qui permet de calculer des mesures de testabilité significatives même dans une certaine classe de cycles séquentiels. Ici sont abordes les problèmes de simplification et d'optimisation des graphes déduits d'une description comportementale. Par le biais de la définition d'une bibliothèque nous avons apporte une solution au probleme de la concaténation de graphes de transfert d'information pour compiler les descriptions hiérarchiques. Des expérimentations sur des exemples réels de circuits ont montre que les optimisations apportent une accélération des traitements d'analyse de testabilité ainsi que la pertinence de ce type de modélisation pour cerner a priori les problèmes de test

L'objet de cette thèse est la conception d'outils pour l'automatisation du processus de conception d'outils pour l'automatisation du processus de conception des circuits intégrés. Ces outils sont appelés compilateurs de silicium. Le premier chapitre décrit brièvement le contexte de cette thèse. Le second chapitre est une introduction générale a la compilation de silicium. La deuxième partie de la thèse est consacrée aux compilateurs de comportements, ils permettent de générer l'architecture d'un circuit en partant de sa description comportementale. Les techniques mises en œuvre par ces compilateurs sont discutées dans le troisième chapitre. Le quatrième chapitre présente le compilateur de silicium Syco. Syco permet de générer la description physique d'un circuit en partant de sa description comportementale. Le processus de compilation a été simplifie par l'utilisation d'un certain nombre de modelès pre-definis. Les circuits générés sont composes d'une partie opérative parallèle et d'une partie contrôle hiérarchique

L'augmentation de la complexité des systèmes hétérogènes a conduit à l'apparition d'une nouvelle méthode de conception et de validation. Cette approche qui s'appuie sur un flot de conception descendant s'inspire des méthodes utilisées dans le domaine numérique. Dans cette thèse, nous avons développé une approche permettant de qualifier le plan de vérification utilisé lors de la validation de conception et d'améliorer le test matériel des systèmes AMS&RF. L'originalité de notre approche est d'utiliser une description comportementale du système pour la qualification et la génération des stimuli de test. En effet, les méthodes de test actuelles utilisant les descriptions niveau composant ne sont pas adaptées au test de systèmes complexes. En utilisant ce concept, au cours de cette thèse la plateforme PLASMA, PLAteforme pour la qualification et la génération de stimuli pour test de Systèmes Mixtes et Analogiques, a été développée. Cette plateforme est en particulier conçue pour le test des systèmes AMS&RF. PLASMA a été validée sur un émetteur/récepteur W-CDMA intégré conçu par ST Microelectronics.