L'approche proposée se déroule selon un flot itératif en trois étapes. L'une concerne la modification et le développement rapide du modèle exécutable de l'architecture. Une autre vise le portage rapide des logiciels. La troisième est l'exploration d'architecture logicielle et matérielle. Un outil a été développé pour créer et modifier rapidement un HMPSoC à partir de sous-systèmes de traitement paramétrables. Une méthode permet d'adapter le logiciel sur une architecture, elle inclut: paramétrer manuellement le logiciel applicatif, l'extraction automatique des caractéristiques de l'architecture, la génération des sources de bas niveau. Enfin une méthode permet d'effectuer des simulations multi-niveaux des processeurs. Les simulations de haut niveau servent pour exécuter rapidement les logiciels embarqués, les simulations précises en mode bas niveau (ISS) pour mesurer les performances. Suivant les résultats, l'architecture et les logiciels sont modifiés et le cycle peut reprendre.

Les prochaines générations de terminaux mobiles devront être capables, de façon autonome, de déterminer au fil des déplacements de l'utilisateur, les standards de communication les plus adaptés pour garantir un niveau de qualité de service satisfaisant pour les applications en cours de fonctionnement. Ces systèmes proposeront de plus une gamme étendue de standards de communication et une offre diversifiée d'applications. Pour intégrer toutes ces fonctionnalités en respectant les contraintes fortes en termes de coût, de consommation et de surface associées à ces systèmes, de nouvelles architectures composées d'un ensemble de ressources hétérogènes et flexibles devront être dimensionnées. Pour correctement dimensionner de telles architectures en respectant des délais de conception de plus en plus courts, des évolutions vont devoir être envisagées afin d'améliorer la productivité des architectes systèmes. La tendance constatée consiste à favoriser la définition de modèles permettant d'évaluer très tôt dans le processus de conception les performances pouvant être obtenues pour différentes solutions d'implantation envisageables. Ces modèles doivent être définis avec un niveau de description permettant une évaluation efficace de l'espace de conception. Le niveau transactionnel intégrant des propriétés temporelles apparaît actuellement comme une solution intéressante pour répondre à ce nouveau besoin. Cependant l'absence de méthodes claires et précises pour la définition de modèles à ce niveau d'abstraction ne facilite pas encore son adoption dans le domaine industriel. Les travaux de recherche présentés dans cette thèse visent donc à tirer parti des possibilités offertes par le concept de modélisation transactionnelle (TLM) pour réaliser le dimensionnement des futurs terminaux mobiles. Notre travail a porté sur la proposition d'une démarche devant guider l'architecte système jusqu'à la définition précise des ressources matérielles et logicielles satisfaisant aux exigences imposées par ces systèmes. Cette démarche repose sur un ensemble d'étapes pour la création de modèles exécutables de niveau transactionnel. L'originalité de ces travaux réside dans la possibilité de pouvoir représenter au sein d'un même modèle de niveau transactionnel les propriétés fonctionnelles et non fonctionnelles d'un système à dimensionner. Un modèle d'exécution générique a été proposé de manière à faciliter la définition d'instances de modèles décrivant les différentes solutions architecturales à évaluer. L'environnement de modélisation proposé par l'outil CoFluent Studio a été utilisé pour capturer ces modèles afin de générer les modèles SystemC associés. En utilisant l'environnement de simulation proposé par cet outil, il est alors possible d'exécuter le modèle obtenu afin d'observer les performances de l'architecture analysée en appliquant différents types de paramétrage possibles. Pour limiter les temps de simulation nécessaires à l'obtention de résultats, une technique de calcul des propriétés non fonctionnelles a aussi été proposée. Elle permet de diminuer le nombre de transactions devant être initiées lors de la simulation du modèle SystemC ce qui entraine une réduction significative des temps de simulation. L'intérêt de nos travaux a été illustré à travers deux expérimentations. La première concernait le dimensionnement des ressources nécessaires à la mise en œuvre des traitements de la couche physique du futur standard de communication LTE. Les modèles obtenus offrent la possibilité d'évaluer les puissances de calcul et les ressources de mémorisation requises par différentes solutions architecturales et ce selon les différents paramétrages possibles de la couche physique. La deuxième expérimentation a été menée dans le cadre du dimensionnement d'un terminal mobile représentatif des nouveaux besoins applicatifs évoqués. Le travail de modélisation effectué a permis de définir dans un premier temps une description exécutable de niveau transactionnel du système permettant d'observer son comportement en fonction des nombreux scénarios de fonctionnement envisageables. Ce modèle a ensuite été utilisé pour dimensionner les ressources nécessaires à la réalisation de la fonction de décodage canal associée aux deux standards de communication supportés.

Les travaux de cette thèse s'intéressent aux problèmes de performance et de coût des architectures MPSoC à base de NoC, en tirant parti des possibilités offertes par les technologies d'intégration 3D. Plusieurs contributions originales sont proposées. Tout d'abord, une étude approfondie à propos des différentes granularités de partitionnement au sein des circuits 3D est réalisée. En se basant sur cette analyse, ce travail de thèse est orienté aux architectures 3D partitionnées au niveau des blocs macroscopiques. Ainsi, la contribution de l'intégration 3D est limitée aux interconnexions verticales inter-blocs. Afin d'améliorer les performances de ces interconnexions, une topologie hiérarchique de NoC est proposée pour diminuer la latence et augmenter le débit des communications au sein des architectures 3D partitionnées au niveau des macro-blocs. D'autre part, un modèle au niveau du système est présenté pour évaluer et comparer les coûts des différentes options technologiques de l'intégration 3D. Partant de cette évaluation, nous proposons une architecture multiprocesseur reconfigurable empilable pour les applications de télécommunication 4G, en tenant compte des problèmes de coût.

De nombreux systèmes numériques nécessitent des primitives de cryptographie asymétrique de plus en plus performantes mais aussi robustes aux attaques et peu coûteuses pour les applications embarquées. Dans cette optique, la cryptographie sur courbe hyperelliptique (HECC) a été proposée comme une alternative intéressante aux techniques actuelles du fait de corps finis plus petits. Nous avons étudié des cryptoprocesseurs HECC matériels performants, flexibles et robustes contre certaines attaques physiques. Tout d’abord, nous avons proposé une nouvelle architecture d’opérateurs exécutant, en parallèle, plusieurs multiplications modulaires (A × B) mod P, où P est un premier générique de quelques centaines de bits et configurable dynamiquement. Elle permet le calcul de la grande majorité des opérations nécessaires pour HECC. Nous avons développé un générateur d’opérateurs, distribué en logiciel libre, pour l'exploration de nombreuses variantes de notre architecture. Nos meilleurs opérateurs sont jusqu'à 2 fois plus petits et 2 fois plus rapids que les meilleures solutions de l'état de l'art. Ils sont aussi flexibles quant au choix de P et atteignent les fréquences maximales du FPGA. Dans un second temps, nous avons développé des outils de modélisation et de simulation pour explorer, évaluer et valider différentes architectures matérielles pour la multiplication scalaire dans HECC sur les surfaces de Kummer. Nous avons implanté, validé et évalué les meilleures architectures sur différents FPGA. Elles atteignent des vitesses similaires aux meilleures solutions comparables de l’état de l’art, mais pour des surfaces réduites de moitié. La flexibilité obtenue permet de modifier lors de l'exécution les paramètres des courbes utilisées. / Many digital systems require primitives for asymmetric cryptography that are more and more efficient but also robust to attacks and inexpensive for embedded applications. In this perspective, and thanks to smaller finite fields, hyperelliptic curve cryptography (HECC) has been proposed as an interesting alternative to current techniques. We have studied efficient and flexible hardware HECC cryptoprocessors that are also robust against certain physical attacks. First, we proposed a new operator architecture able to compute, in parallel, several modular multiplications (A × B) mod P, where P is a generic prime of a few hundred bits and configurable at run time. It allows the computation of the vast majority of operations required for HECC. We have developed an operator generator, distributed in free software, for the exploration of many variants of our architecture. Our best operators are up to 2 times smaller and twice as fast as the best state-of-the-art solutions. They are also flexible in the choice of P and reach the maximum frequencies of the FPGA. In a second step, we developed modeling and simulation tools to explore, evaluate and validate different hardware architectures for scalar multiplication in HECC on Kummer surfaces. We have implemented, validated and evaluated the best architectures on various FPGA. They reach speeds similar to the best comparable solutions of the state of the art, but for halved surfaces. The flexibility obtained makes it possible to modify the parameters of the curves used during execution.