Ce travail de thèse traite différents aspects de la conception basse consommation. Tout d’abord, le concept du calcul réversible, considéré comme le premier essai pour un calcul sans dissipation, est présenté. Puis, je me suis intéressée aux dissipations des circuits complémentaires MOS puisque c’est la logique la plus couramment utilisée dans les circuits numériques. J’ai proposé deux approches pour réduire la consommation de ces circuits numériques. La première approche porte sur la réduction de la dissipation due aux glitchs. J’ai proposé une nouvelle méthode qui consiste à adapter les tensions de seuil des transistors pour assurer un filtrage optimal de ces glitchs. Les résultats de simulation montrent que nous obtenons jusqu’à16% de réduction des glitchs, ce qui représente une amélioration de 18% par rapport à l’état de l’art sur la base des circuits de référence ISCAS85. La deuxième approche porte sur la réduction de la dissipation obtenue en faisant fonctionner les transistors MOS en régime d’ inversion faible (sous-seuil). Les circuits fonctionnant dans ce régime représentent une solution idéale pour les applications ultra-basse-consommation. Par contre, l’une des préoccupations majeures est qu’ils sont plus sensibles aux dispersions des processus de fabrication, ce qui peut entraîner des problèmes de fiabilité. Je propose un modèle compact qui détermine le point d’énergie minimum de façon analytique, donc sans recourir à une simulation type SPICE, tout en étant suffisamment précise vis-à-vis de la variabilité(due à la dispersion). L’écart de résultat entre le modèle compact et un modèle SPICE complet est de 6%. / This thesis focuses on different aspects of ”Low Energy Design”. First, reversible logic, as it is the first attempt for low energy computing, is briefly dis- cussed. Then, we focus on dynamic energy saving in the combinational part of CMOS circuits. We propose a new method to reduce glitches based on dual threshold voltage technique. Simulation results report more than 16% average glitch reduction. We also show that combining dual-threshold to gate-sizingtechnique is very interesting for glitch filtering as it brings up to 27 % energy savings. In the third part of this dissertation, we have been interested in sub-threshold operation where the minimum energy can be achieved using a reduced supply voltage. Sub-threshold operation has been an efficient solution for energy-constrained applications with low speed requirements. However, it is very sensitive to process variability which can impact the robustness and effective performance of the circuit. We propose a model valid in sub and near threshold regions in order to correctly estimate the circuit performance in a variability aware analysis. We provide an analytical solution for the optimum supply voltage that minimizes the total energy per operation while considering variability effects. Spice simulations matches the analytical result to within 6%.

While FPGAs provide flexibility for performing high performance DSP functions, they consume a significant amount of power. Often, a large portion of the dynamic power is wasted on unproductive signal glitches. Reducing glitching reduces dynamic energy consumption. In this study, retiming is used to reduce the unproductive energy wasted in signal glitches. Retiming can reduce energy by up to 92%. Evaluating energy consumption is an important part of energy reduction. In this work, an activity rate-based power estimation tool is introduced to provide FPGA architecture independent energy estimations at the gate level. This tool can accurately estimate power consumption to within 13% on average. This activation rate-based tool and retiming are combined in a single algorithm to reduce energy consumption of FPGA designs at the gate level. In this work, an energy evaluation metric called energy area delay is used to weigh the energy reduction and clock rate improvements gained from retiming against the area and latency costs. For a set of benchmark designs, the algorithm that combines retiming and the activation rate-based power estimator reduces power on average by 40% and improves clock rate by 54% for an average 1.1x area cost and a 1.5x latency increase.