Grace à leur simplicité de routage, la réduction du bruit, de la consommation d'energie, d'espace de routage et d'interférences électromagnétiques en comparaison avec les liaisons parallèles, les Liaisons Série Haut Débit (High-Speed Serial Links) se trouvent aujourd'hui dans la grande majorité des systèmes sur puce (SoC) connectant les différents composants : la puce principale avec ses entrées/sorties, la puce principale avec une autre puce, la communication inter-processeurs etc…Par contre, changer des liaisons parallèles pour utiliser des liaisons séries haut débit présente plusieurs défi : les liaisons série haut débit doivent tourner à des fréquences plus élevées que celle des liaisons parallèles pour atteindre plusieurs Gigabits par seconde (Gbps) pour garder le même débit que celui des liaisons parallèles, tout en répondant à l'augmentation exponentielle de la demande de débit. L'atténuation du signal sur le cuivre augmente avec la fréquence, nécessitant de plus en plus d'égaliseurs et de techniques de filtrage, et donc augmentant la complexité du design et la consommation d'énergie.L'une des façons pour optimiser le design avec des hautes fréquences c'est d'intégrer l'horloge dans la ligne de données, car une ligne d'horloge implique plus de surface de routage et elle pourra bien devenir une source d'interférences électromagnétiques (EMI). Une autre bonne raison pour utiliser une horloge intégrée c'est que la déviation du signal d'horloge par rapport au signal de data (skew en anglais) devient difficile à contrôler sur des fréquences élevées. Des transitions doivent donc être assurées dans les données transmises, pour que le récepteur soit capable de se synchroniser et de récupérer les données correctement. En d'autres termes, le nombre de bits consécutifs, aussi appelé la Run Length (RL) en anglais doit être réduit ou borné à une certaine limite.Un autre défi ou caractéristique à réduire ou borner dans les données à transmettre est la différence entre le nombre de bits à 1 et le nombre de bits à 0 transmis. On l'appelle la disparité RD (de l'anglais Running Disparity). Les grands écarts entre le nombre de bits à 1 et les bits à 0 transférés peuvent provoquer un décalage du signal par rapport à la ligne de base. On appelle ça le Baseline Wander en anglais (BLW). Le BLW pourra augmenter le taux de bits erronés (Bit Error Rate – BER) ou exiger des techniques de filtrage et d'égalisations au récepteur pour être corrigé. Cela va donc augmenter la complexité du design et la consommation d'énergie.Pour assurer une RL et une RD bornées, les données à transmettre sont généralement encodés. A travers le temps, plusieurs méthodes d'encodages ont été présentées et utilisées dans les standards ; certaines présentent de très bonnes caractéristiques mais au cout d'un grand nombre supplémentaire de bits, en anglais appelé Overhead, affectant donc le débit. D'autres encodages ont un overhead moins important mais n'assurent pas les mêmes limites de RL et de RD, et par conséquence ils nécessitent plus de complexité analogique pour corriger les conséquences et donc augmentant ainsi la consommation d'énergie.Dans cette thèse, on propose un nouvel encodage de données qui peut borner la RD et la RL pour les bornes souhaités, et avec un très faible cout sur la bande passante (l'overhead). Ce codage permet de borner la RL et la RD aux mêmes limites que les autres codages et avec un overhead 10 fois moins important.Dans un premier temps on montre comment on peut borner la RL à la valeur souhaitée avec un codage à très faible overhead. Dans un second temps on propose un encodage très faible cout pour borner la RD à la valeur souhaitée aussi. Ensuite on montrera comment on pourra fusionner ces deux encodages en un seul, pour construire un encodage de données programmable et à faible cout de bande passante, limité en disparité et en nombre de bits identiques consécutifs. / Thanks to their routing simplicity, noise, EMI (Electro-Magnetic Interferences), area and power consumption reduction advantages over parallel links, High Speed Serial Links (HSSLs) are found in almost all today's System-on-Chip (SoC) connecting different components: the main chip to its Inputs/Outputs (I/Os), the main chip to a companion chip, Inter-Processor Communication (IPC) and etc… Serial memory might even be the successor of current DDR memories.However, going from parallel links to high-speed serial links presents many challenges; HSSLs must run at higher speeds reaching many gigabits per second to maintain the same end-to-end throughput as parallel links as well as satisfying the exponential increase in the demand for throughput. The signal's attenuation over copper increases with the frequency, requiring more equalizers and filtering techniques, thereby increasing the design complexity and the power consumption.One way to optimize the design at high speeds is to embed the clock within the data, because a clock line means more routing surface, and it also can be source to high EMI. Another good reason to use an embedded clock is that the skew (time mismatch between the clock and the data lanes) becomes hard to control at high frequencies. Transitions must then be ensured inside the data that is sent on the line, for the receiver to be able to synchronize and recover the data correctly. In other words, the number of Consecutive Identical Bits (CIBs) also called the Run Length (RL) must be reduced or bounded to a certain limit.Another challenge and characteristic that must be bounded or reduced in the data to send on a HSSL is the difference between the number of ‘0' bits and ‘1' bits. It is called the Running Disparity (RD). Big differences between 1's and 0's could shift the signal from the reference line. This phenomenon is known as Base-Line Wander (BLW) that could increase the BER (Bit Error Rate) and require filtering or equalizing techniques to be corrected at the receiver, increasing its complexity and power consumption.In order to ensure a bounded Run Length and Running Disparity, the data to be transmitted is generally encoded. The encoding procedure is also called line coding. Over time, many encoding methods were presented and used in the standards; some present very good characteristics but at the cost of high additional bits, also called bandwidth overhead, others have low or no overhead but do not ensure the same RL and RD bounds, thus requiring more analog design complexity and increasing the power consumption.In this thesis, we propose a novel programmable line coding that can perform to the desired RL and RD bounds with a very low overhead, down to 10 times lower that the existing used encodings and for the same bounds. First, we show how we can obtain a very low overhead RL limited line coding, and second we propose a very low overhead method which bounds the RD, and then we show how we can combine both techniques in order to build a low overhead, Run Length Limited, and Running Disparity bounded Line Coding