Tableau d'honneur de la Faculté des études supérieures et postdoctorales, 2022 / Alors que les appareils de tous les jours deviennent de plus en plus intelligents et interconnectés, il existe un besoin d'appareils intégrés dotés de capacités de traitement étendues qui favorisent des cycles de développement courts. Dans les applications IoT (Internet of Things), il est également nécessaire que ces dispositifs intégrés soient à faible consommation d'énergie et à faible latence pour traiter efficacement les données de plusieurs capteurs en parallèles. Ce besoin peut être largement satisfait par les dispositifs SoC FPGA ou System-on-Chip Field Programmable Gate Array (en français, systèmes sur puce intégrant des circuits logiques programmables). Les dispositifs SoC FPGA intègrent un HPS (Hard Processing System) étroitement lié à une structure FPGA. Tout en permettant un délai de conception rapide par rapport aux dispositifs ASIC (Application-Specific Integrated Circuit) traditionnels, le SoC FPGA permet d'apporter des mises à niveau matérielles aux dispositifs déployés via ses diverses interfaces. De plus, la combinaison du HPS avec le FPGA apporte de nombreux avantages aux applications comme l'intelligence artificielle en permettant la mise en œuvre avec facilité de circuits massivement parallèles. Cependant, le problème avec les dispositifs SoC FPGA réside dans la manière dont les données de configuration sont stockées. Par exemple, dans les dispositifs ASIC, le circuit est implémenté directement dans le silicium. Alors qu'un acteur malveillant pourrait effectuer la rétro-ingénierie du silicium pour récupérer la fonction du circuit, un tel exploit nécessite des équipements coûteux, des connaissances approfondies et un processus fastidieux. Cependant, étant donné que les FPGA sont composés d'une structure reconfigurable, les données de configuration doivent être stockées dans une structure de mémoire à l'intérieur de l'appareil. L'extraction de ces données pourrait fournir à un acteur malveillant des informations précieuses sur le fonctionnement du circuit sans nécessairement impliquer le processus de rétro-ingénierie matérielle long et coûteux. Ce mémoire se concentre sur l'aspect cybersécurité des dispositifs SoC FPGA qui pourraient mettre en péril les données de configuration du FPGA. Par exemple, alors que les périphériques FPGA traditionnels peuvent être correctement sécurisés en limitant l'accès aux interfaces directement connectées à la mémoire des données de configuration, les interconnexions complexes du HPS avec le FPGA ajoutent un niveau de complexité qui transfère nécessairement la tâche de sécuriser le périphérique aux développeurs. Cette complexité accrue est la principale préoccupation étudiée dans ce mémoire. Nous visons à produire un modèle générique de menace de cybersécurité pour les dispositifs SoC FPGA afin de fournir une base de référence sur laquelle les concepteurs peuvent s'appuyer tout en effectuant l'analyse de cybersécurité de leurs conceptions. Nous effectuons un examen approfondi des attaques existantes sur les appareils SoC FPGA et identifions les vulnérabilités potentielles. L'une des vulnérabilités identifiées, qui concerne les effets des injections de fautes électromagnétiques, fait l'objet d'une étude approfondie de sa faisabilité. Une deuxième vulnérabilité identifiée, liée à la mémoire synchrone dynamique à accès aléatoire (SDRAM) est confirmée via une démonstration pratique qui exploite le processus de démarrage du dispositif SoC FPGA. / As everyday devices become increasingly intelligent and further interconnected, there is a need for integrated devices with extensive processing capabilities that favour short development cycles. In applications of the Internet of Things (IoT), there is a further need for these integrated devices to be low-power and low-latency to efficiently process data from multiple sensors in a parallel fashion. This need can largely be met by Systems on a Chip (SoC) Field Programmable Gate Array (FPGA) devices. SoC FPGA devices incorporate a hard processing system (HPS) intricately connected with an FPGA fabric. While allowing for a quick design turnaround time compared to traditional Application-Specific Integrated Circuit (ASIC) devices, SoC FPGA conveniently allows for hardware upgrades to be brought to de- ployed devices through its various interfaces. Furthermore, the combination of the HPS with the FPGA brings many advantages to applications such as artificial intelligence by allowing massively parallel circuits to be implemented with relative ease. However, how the configuration data is stored is a concern with SoC FPGA devices. For instance, in ASIC devices, the circuit is implemented directly within the silicon. While a malicious actor could reverse engineer the silicon to retrieve the circuit's function, such a feat requires expensive equipment, extensive expert knowledge, and a tedious process. However, since FPGA devices are composed of a reconfigurable fabric, one must store the configuration data within a memory structure inside the device. Extracting this data could provide a malicious actor with valuable insight into the circuit's function without necessarily implicating the expensive and time-consuming hardware reverse engineering process. This thesis focuses on the cybersecurity aspect of SoC FPGA devices that could jeopardize the FPGA's configuration data. For instance, while one can adequately secure traditional FPGA devices by limiting access to interfaces directly connected to configuration data's memory, the HPS's intricate interconnections with the FPGA add a level of complexity that necessarily handovers the task of securing the device to the developers. This increased complexity is the primary concern being investigated in this thesis. We aim to derive a generic cybersecurity threat model for SoC FPGA devices to provide a baseline for designers to build upon while performing the cybersecurity analysis of their designs. We provide a thorough review of existing attacks on SoC FPGA devices and identify potential vulnerabilities. One of the identified vulnerabilities, which deals with the effects of electromagnetic fault injections, is the subject of an in-depth investigation into its feasibility. A second identified vulnerability related to the Synchronous Dynamic Random Access Memory (SDRAM) is confirmed via a practical demonstration that exploits the boot process of the SoC FPGA device.

La cybersécurité est un enjeux qui affecte de plus en plus une multitude d'industrie. L'industrie de l'automobile est particulièrement affectée par ces risques puisque les véhicules modernes utilisent de plus en plus d'unités de contrôle électronique (ECU) pour accomplir les différentes fonctionnalités d'un véhicule. Ainsi, la cybersécurité représente des enjeux importants à ces systèmes puisque plusieurs de ces derniers assurent la sécurité physique des conducteurs, des passagers et des personnes avoisinantes au véhicule. Ce mémoire présente une nouvelle architecture de simulateur Hardware-in-the-loop (HIL) pour des applications de tests et d'évaluation de la cybersécurité des ECU de véhicules. Ainsi, une revue de littérature des différentes architectures typiques de simulateur HIL est effectuée. Cette revue a pour but de déterminer les caractéristiques pertinentes des simulateurs HIL pour ECU de véhicules pour des applications de tests de cybersécurité. Par la suite, une architecture de simulateur HIL est proposée et implémentée. L'architecture est composée d'un module qui effectue la prédiction du comportement du véhicule, de trois modules qui permettent de simuler les différentes composantes d'un véhicule et de l'ECU à l'étude dans le simulateur. Les résultats de quelques simulations sont présentés afin de permettre une comparaison entre les résultats obtenus en simulation et des données obtenues suite à une prise de lecture sur un camion. Également, une cyberattaque est effectuée sur un ECU de système de freinage antiblocage (ABS) afin de présenter un exemple de tests de cybersécurité qu'il est possible d'effectuer à l'aide du simulateur proposé. Finalement, une architecture d'interrupteur matriciel pouvant être utilisé comme étage intermédiaire entre un ECU et le reste d'un simulateur HIL est présentée. L'interrupteur matriciel permettrait de maximiser la versatilité d'un simulateur HIL pour plusieurs ECU. Un interrupteur matriciel à plus petite échelle est implémenté comme preuve de concept pour l'architecture proposée. Plusieurs résultats sont présentés pour mettre en évidence que les caractéristiques de l'architecture proposée sont adéquates pour une application dans un simulateur HIL pour ECU de véhicule. / Cybersecurity is an issue that increasingly affects a multitude of industries. The automotive industry is particularly affected by these cybersecurity risks as modern vehicles use more and more electronic control units (ECU) to accomplish a variety of functions in vehicles. Thus, the cybersecurity of these systems are an important aspect to consider as many of them ensure the physical safety of drivers, passengers and the people in the vicinity of the vehicle.This thesis presents an architecture for a new Hardware-in-the-Loop (HIL) simulator for applications in cybersecurity testing for vehicle ECUs. A state of the art review of the different typical architectures for HIL simulators in the automotive industry is presented. This review aims to determine the relevant characteristics for HIL simulators for cybersecurity testing of vehicle ECUs. Afterwards, an architecture for a HIL simulator is proposed and implemented. The architecture is composed of a module which predicts the behavior of the vehicle, three modules that enable the simulation of the vehicle's components and the ECU studied in the simulator. The results of some simulations are presented to compare the results obtained on the proposed HIL simulator and results measured directly on a real truck. Additionally, an example of a cyberattack is performed on an anti-lock braking system’s (ABS) ECU in order to present the cybersecurity testing capabilities of the proposed simulator. Finally, a matrix switch architecture designed to be used as an intermediate stage between an ECU and a HIL simulator is presented. The matrix switch would maximize the versatility of a HIL simulator for multiple ECUs. A small scale matrix switch is implemented as a proof of concept for the proposed architecture. Several results are presented to demonstrate that the characteristics of the proposed matrix switch architecture are adequate for applications with a HIL simulator for vehicle ECU testing.

L'explosion de la bulle internet au début des années 2000 a eu d'énormes impacts sociaux et économiques. Aujourd'hui, le nombre d'internautes approche les quatre milliards et internet s'est ancré dans notre vie quotidienne. De plus en plus d'informations circulent dans ce réseau et depuis les révélations d'Edward Snowden, le public a pris conscience du besoin de protéger sa vie privée. Ce mémoire présente dans un premier temps les concepts généraux de l'anonymat et de la protection de la vie privée sur internet. Ensuite, les réseaux anonymes les plus populaires y sont étudiés : JAP, Mixmaster, TOR et I2P. Nous verrons que la meilleure protection de ces réseaux est leur taille. [1] a élaboré un système de paiement pour rémunérer les relais de TOR dans le but d'encourager les internautes à participer sur le réseau anonyme. Nous verrons comment adapter ce système au réseau anonyme I2P. / Since the beginning of this century, the explosion of the internet has had an important social and economic impact. Today, the number of internet users has approached four billion and it has become a part of our daily lives. More and more information circulates on the internet and since Edward Snowden's global surveillance disclosure in 2013, the public is now aware about the necessity to protect their private lives. In a rst time, this thesis introduces anonymity and privacy general concepts'. Then, the following popular anonymous networks are studied: JAP, Mixmaster, TOR and I2P. We will see that the best protection for these network is their size. [1] has elaborates a payment system for remunerates the TOR relays in order to encourage Internet users to participate in the anonymous network. We will see how adapt this system on the I2P anonymous network.

Le présent mémoire se propose d'étudier l'implication du concept de souveraineté numérique dans l'évolution du droit des données personnelles. À ce titre, ce travail s'attache à mettre à jour une définition juridique du concept émergent de souveraineté numérique, concept qui porte l'objectif d'une maîtrise européenne sur le numérique. Ce travail se penche sur l'étude de l'évolution du droit des données personnelles à la lumière du concept de souveraineté numérique, et plus particulièrement sur la présence de ce concept dans le règlement européen n° 2016/679 sur la protection des données personnelles du 27 avril 2016. Il ressort finalement de cette étude que la notion de souveraineté numérique semble témoigner d'un déplacement de l'objectif premier de la norme, de sa légitimité vers son effectivité.