Nous etendons les logiques temporelles du temps alternant ATL et ATL* au moyen de contextes strategiques et de contraintes sur la memoire : la premiere extension permet aux agents de s'en tenir a leurs strategies lors de l'evaluation des formules, contrairement a ATL ou chaque quantificateur de strategies ecrase les strategies anterieurement selectionnees. La seconde extension permet aux quantificateurs de strategies de se restreindre aux strategies sans memoire ou avec memoire bornee. Nous avons l'etudie l'expressivite de nos logiques. Nous montrons qu'elles expriment des proprietes importantes comme l'exstence d'equilibres, et nous les comparons formellement a d'autres formalismes proches (ATL, ATL*, Game Logic, Strategy Logic, ...). Nous avons aborde les problemes de model-checking. Nous donnons un algorithme PSPACE pour la logique n'impliquant que des strategies sans memoire, et un algorithme EXPSPACE pour le cas des strategies a memoire bornee. Dans le cas general, malgre leur forte expresssivite, nous prouvons que leur model-checking reste decidable par un algorithme a base d'automates d'arbres alternants qui permet d'evaluer une formule sur la classe complete des CGS avec n joueurs. / We extend the alternating-time temporal logics ATL and ATL* with strategy contexts and memory constraints: the first extension make agents commit to their strategies during the evaluation of formulas, contrary to plain ATL where strategy quantifiers reset previously selected strategies. The second extension allows strategy quantifiers to restrict to memoryless or bounded-memory strategies. We consider expressiveness issues. We show that our logics can express important properties such as equilibria, and we formally compare them with other similar formalisms (ATL, ATL*, Game Logic, Strategy Logic, ...). We address the problem of model-checking for our logics, especially we provide a PSPACE algorithm for the sublogics involving only memoryless strategies and an EXPSPACE algorithm for the bounded-memory case. In the general case, despite the high expressiveness of these logics, we prove that their model-checking problems remain decidable by designing a tree-automata-based algorithm for model-checking ATLsc on the full class of n-player concurrent game structures.

Cette thèse propose un nouveau type de systèmes de ré-écriture, appelé les systèmes de réécriture fonctionnels. Nous montrons que notre modèle a la puissance d'expression des systèmes de ré-écriture et qu'il est bien adapté à l'étude de propriétés de sûreté et de propriétés de logique temporelle de modèles.Nous avons mis en évidence une sous classe de systèmes fonctionnels, les élémentaires et les élémentaires à droite, préservant la puissance d'expression des systèmes fonctionnels et des techniques d'accélération des calculs aboutissant à un outil de vérification symbolique efficace.Dans la partie expérimentale, nous avons comparé notre outil, d'une part avec des outils de ré-écriture tels que Timbuk, Maude et TOM, d'autre part avec des outils de vérification tels que SPIN, NuSMV, SMART, HSDD. Nos benchmarks démontrent l'efficacité des systèmes fonctionnels élémentaires pour la vérification de modèles.

L’objectif du project FerroCOTS est de faire évoluer l’architecture de contrôle-commande ferroviaire embarqué des relais électriques vers des Composant-sur-Etagère (COTS) programmables, ici des cartes FPGA (Field-Programmable Gate Array en anglais). Toutefois, l'absence d’une méthode appropriée de spécification et vérification formelles est un obstacle important au développement d’une architecture de contrôle-commande à base de COTS. Dans cette thèse, nous proposons tout d'abord des techniques systématiques de raffinement des exigences brutes et qui permettent de transformer des exigences informelles en des spécifications formelles, tout en guidant et assistant le processus de raffinement et l'étape de formalisation. En l'occurrence, deux méthodes de raffinement des exigences ont été développées. Le cadre de formalisation choisi pour cette méthode de formalisation des exigences est la logique temporelle CTL*, qui est un sur-ensemble des logiques CTL (Computation Tree Logic en anglais) et LTL (Linear Time Logic en anglais). Ainsi, les exigences raffinées peuvent être formalisées à l'aide de CTL*. En outre, ces formules en CTL* offrent une base formelle pour la vérification et la validation du système. Puis, à partir des spécifications formelles exprimées sous forme de propriétés CTL*, nous présentons une méthode pour générer des scénarios de test à partir des formules CTL*. La méthode de test utilise le concept de « non-vacuité » pour générer des scénarios de test « Intelligents », qui soient capables de conduire la simulation à une réfutation d’une propriété pour que les bugs dans un système sous test peuvent être détectés. / The goal of the FerroCOTS project is to develop an architecture of embedded railway command/control systems from electrical relays towards programmable Commercial-Off-The-Shelf (COTS) components, here some high-speed Field-Programmable Gate Array (FPGA) digital devices. However, the lack of appropriate formal specification and verification means is a huge obstacle to develop a COTS based control/command architecture. In this thesis, firstly we propose systematic requirement refinement techniques to transform informal requirements into formal specifications, while guiding and assisting the refinement process and the formalization step. In this case, two requirement refinement methods have been developed. The formalization framework chosen for requirement formalization is the temporal logic CTL*, which is a superset of the logic Computation Tree Logic (CTL) and the Linear Time Logic (LTL). Thus, the refined requirements are formalized using CTL*. In addition, the obtained CTL* formulas provide a formal basis for system verification and validation. On the other hand, based on formal specifications expressed as CTL* properties, we present a method for generating test cases from CTL* formulas. The test method uses the concept of non-vacuity to generate “Intelligent” test benches that are capable of driving the simulation to a property refutation so that the bug of the system under test can be detected.

Cette thèse aborde des sujets liés à la théorie des automates, à la logique et à la théorie des jeux. Ces thèmes sont au cœur de l'informatique théorique depuis de nombreuses décennies. Les travaux de recherche dans ces domaines sont motivés entre autres par des questions de modélisation et de vérification de systèmes. La première partie de la thèse considère les automates finis et la logique temporelle sur des ordres linéaires arbitraires. On y donne une procédure (doublement exponentielle en espace) pour décider la satisfaisabilité d'une formule LTL, utilisant une étape de transformation d'une formule logique en un transducteur synchrone. La seconde partie s'intéresse à des jeux de longueur ordinale. On propose un modèle de jeux à deux joueurs sur des graphes finis, et on montre que la question du vainqueur pour ces jeux peut être résolue en espace polynomial. De plus, on montre qu'il existe des stratégies gagnantes à mémoire finie.

Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.

LOTOS (Language Of Temporal Ordering Specification) est un langage <br />de description de systemes paralleles communicants, normalise par l'ISO et le <br />CCITT afin de permettre la definition formelle des protocoles et des services<br />de telecommunications. Le langage utilise des types abstraits algebriques pour<br />specifier les donnees et un calcul de processus proche de CSP et CCS pour<br />exprimer le controle. <br /><br /> Cette these propose une technique de compilation permettant de traduire <br />un sous-ensemble significatif de LOTOS vers un modele reseau de Petri<br />interprete (pouvant servir a produire du code executable) puis vers un<br />modele automate d'etats finis (permettant la verification formelle de programmes<br />LOTOS soit par reduction ou comparaison modulo des relations d'equivalence, soit<br />par evaluation de formules de logiques temporelles).<br /><br /> La methode employee differe des approches usuelles basees sur la<br />reecriture de termes, qui construisent directement le graphe d'etats<br />correspondant a un programme LOTOS. <br /> Ici au contraire la traduction est effectuee en trois etapes successives<br />(expansion, generation et simulation) s'appuyant sur des modeles semantiques<br />intermediaires (le langage SUBLOTOS et le modele reseau). Elle met en oeuvre<br />une analyse statique globale du comportement des programmes.<br /> Elle prend en compte les donnees, celles-ci devant etre compilees<br />au moyen dalgorithmes deja existants.<br /><br /> Ces principes de compilation ont ete entierement implementes dans<br />le logiciel CAESAR. Les performances obtenues confirment l'interet de la methode.

Dans le cadre de cette thèse, nous nous intéressons à la vérification de systèmes réactifs critiques et temps réel développés a l'aide de langages flots de données synchrones. Plus particulièrement nous avons considéré les propriétés de sureté pour les applications réalisées dans un des deux langages, saga produit de Merlin Gerin/ses, ou lustre crée au LGI. La méthode de vérification, pour laquelle un prototype a été réalise, est l'évaluation de propriétés sur un modèle des programmes. Un langage de spécification adapte au contexte des systèmes réactifs temps réel, avec sa sémantique formelle, est défini; ce langage comprend plusieurs opérateurs temporels. Le désir d'automatiser la vérification a nécessité la définition de la sémantique formelle de saga. Plusieurs modèles pour les programmes ont alors été étudiés: les arbres des exécutions comme base d'expression commune des sémantiques, les graphes d'états et automates de contrôle pour la mise en œuvre de la vérification. L'utilisation de moyens existants de vérification, fondée sur l'évaluation de propriétés sur un modèle des programmes, a été étudiée et évaluée. Ces moyens sont relatifs a des logiques temporelles arborescentes et des mu-calculs propositionnels. Une nouvelle approche pour la spécification et la vérification de propriétés de sureté, mettant en œuvre les caractéristiques du langage lustre, est développée. Elle s'appuie sur l'utilisation de lustre lui-même comme langage de spécification et présente les avantages suivants: formalisme commun pour la programmation et la spécification, utilisation du compilateur pour la vérification, possibilité de preuves modulaires

Le système CESAR proposé dans cette thèse est un système d'aide à la conception des applications reparties. Il permet de décrire l'application étudiée dans un langage algorithmique en termes de processus communiquant par rendez-vous; de spécifier les propriétés de comportement souhaitées au moyen d'une logique temporelle. Le modèle sur lequel ces formules sont analysées est un réseau de Petri interprété généré automatiquement à partir de la description fournie. L'analyse repose sur une évaluation des opérateurs temporels comme points fixes de transformateurs de prédicats sur l'espace d'états du modèle.

Dans le domaine des systèmes informatisés où la fiabilité est la première priorité, les méthodes formelles ont prouvé leur efficacité pour la conception de logiciels sûrs. La dépendance à de tels systèmes augmente, et les contraintes rencontrées se font plus diverses et précises, en particulier les contraintes temporelles. Certaines méthodes formelles, notamment la méthode B, rendent la conception malaisée sous de telles contraintes, puisqu'elles n'ont pas été prévues pour cela à l'origine.<br /><br />Nous nous proposons donc d'étendre la méthode B pour lui permettre de spécifier et valider des systèmes à contraintes temporelles complexes. Nous utilisons pour ce faire des calculs de durées pour exprimer la sémantique du langage B et en déduire une extension conservative qui permet de l'utiliser à la fois dans son cadre d'origine et dans le cadre de systèmes à contraintes temporelles.<br /><br />Nous nous penchons également sur le problème de l'utilisation d'un outil de preuve générique pour valider des formules de calcul des durées. La généricité de ce type d'outil répond à la multiplication des méthodes formelles, mais pose le problème de l'intégration des fondations mathématiques de ces méthodes à un outil générique. Nous proposons donc d'étudier la mise en oeuvre en plongement léger du calcul des durées dans l'assistant de preuve Coq. Nous en déduisons un retour sur expérience de la définition d'une logique modale particulière dans un outil à vocation générique.

Nous etendons les logiques temporelles du temps alternant ATL et ATL* au moyen de contextes strategiques et de contraintes sur la memoire : la premiere extension permet aux agents de s'en tenir a leurs strategies lors de l'evaluation des formules, contrairement a ATL ou chaque quantificateur de strategies ecrase les strategies anterieurement selectionnees. La seconde extension permet aux quantificateurs de strategies de se restreindre aux strategies sans memoire ou avec memoire bornee. Nous avons l'etudie l'expressivite de nos logiques. Nous montrons qu'elles expriment des proprietes importantes comme l'exstence d'equilibres, et nous les comparons formellement a d'autres formalismes proches (ATL, ATL*, Game Logic, Strategy Logic, ...). Nous avons aborde les problemes de model-checking. Nous donnons un algorithme PSPACE pour la logique n'impliquant que des strategies sans memoire, et un algorithme EXPSPACE pour le cas des strategies a memoire bornee. Dans le cas general, malgre leur forte expresssivite, nous prouvons que leur model-checking reste decidable par un algorithme a base d'automates d'arbres alternants qui permet d'evaluer une formule sur la classe complete des CGS avec n joueurs.