Made available in DSpace on 2013-10-11T13:35:23Z (GMT). No. of bitstreams: 1 000449349-Texto+Completo-0.pdf: 2535064 bytes, checksum: 9bc52234ef8a5c4987806932ce5619c9 (MD5) Previous issue date: 2013 / Multiprocessor System-on-Chip (MPSoC) can be found in virtually all market branches and the design of such systems typically has several restrictions such as chip area used, which hampers. State-of-art MPSoCs uses networks-on-chip as the primary means of communication, and the trend is that systems based on networks intrachip continue to be used for a long time, thanks to greater flexibility in their design and also a high capacity communication. However, such systems also have certain restrictions on its use, such as the location of the tasks that compose it. Mapping and partitioning techiniques seek to solve these problem, or at least decrease it to a non critical point, but are not always successful in this job. In this context, cluster-based architectures emerges as a viable alternative to MPSoCs. Such systems typically have a hybrid architecture in its constitution, using more than one communication medium, thus being able to group elements by questions of "affinity" and still using high-speed communication medias, such as networks-on-chip. Thus, this work introduces the HC-MPSoC, an architecture for cluster-based intrachip systems, which uses buses and networks-on-chip in a joint way, forming groups of elements independently distributed throughout the system. The HellfireOS is also presented, a real time operating system adapted to run on the platform, counting with a full set of drivers throughout a high-level API. All HC-MPSoC modules as well as the HellfireOS modules, and the results obtained using the platform are presented along the text. / Sistemas intrachip multiprocessados (MPSoCs) podem ser encontrados em praticamente todos os ramos do mercado e o projeto desses sistemas normalmente apresenta diversas restrições, como por exemplo área do chip utilizada, o que o dificulta. MPSoCs do estado da arte utilizam redes intrachip como meio de comunicação principal, e a tendência é que sistemas baseados em redes intrachip continuem a ser utilizados por um longo tempo, graças a uma maior flexibilidade em seu projeto e também uma alta capacidade de comunicação. Porém, tais sistemas ainda apresentam certas restrições em seu uso, como por exemplo a localização das tarefas que o compõem. Técnicas de mapeamento e particionamento de tarefas de uma aplicação buscam solucionar tais problemas, ou ao menos diminui-los a um ponto não crítico, mas nem sempre são bem sucedidos. Neste contexto, arquiteturas do tipo cluster surgem como uma alternativa viável para MPSoCs, normalmente apresentando uma arquitetura híbrida em sua constituição, utilizando mais de um meio de comunicação, podendo assim agrupar elementos por questões de "afinidade" e ainda assim utilizando meios de comunicação com grande paralelismo, como redes intrachip. Desta maneira, este trabalho introduz o HC-MPSoC, uma arquitetura clusterizada para sistemas intrachip, que utiliza redes intrachip e barramentos de uma maneira conjunta, formando grupos de elementos distribuídos de forma independente por todo sistema. É apresentando ainda, o HellfireOS, sistema operacional de tempo real adaptado para executar sobre a arquitetura, com drivers disponibilizados para uso. Todos os módulos do HC-MPSoC, assim como do HellfireOS, e os resultados obtidos utilizando a arquitetura, são apresentados no decorrer do texto.

Made available in DSpace on 2014-01-25T01:01:05Z (GMT). No. of bitstreams: 1 000453324-Texto+Completo-0.pdf: 2410209 bytes, checksum: f4e4dbdab0416563f7afc5fbe9905155 (MD5) Previous issue date: 2013 / Currently, the use of multiprocessor systems on chip or MPSoCs are a trend in the electronic industry. Increasing numbers of processors and other Intellectual Property Cores (IP Cores) are integrated, which enable massive parallel processing, and allow achieving devices with increased performance. This trend to employ MPSoCs is driven, among other factors, by advances in networks on chip research, due to their higher scalability, when compared to other types of interconnection architectures. On the other hand, there is a growing demand for portable devices, with fierce competition for market shares of smartphones, tablets and ultrabooks, among other devices. However, increased performance in these devices leads to greater energy consumption. Such high consumption rates become a serious problem, because mobile platforms have limited amounts of energy available for immediate use. Therefore, the research of design techniques aimed at energy savings becomes relevant, once the evolution of energy source characteristics does not follow the evolution of electronic devices. Because a considerable amount of energy consumption in synchronous circuits is required for the generation, distribution and maintenance of the clock signal, this work capitalizes on the use of design techniques that avoid employing global clocks. One option to this consists in partitioning a complex electronic system into a set of synchronous modules that communicate asynchronously, in what are called globally asynchronous locally synchronous (GALS) systems. This Dissertation describes a proposal and the detailed design of a local clock generator circuit, which allows to produce and control the operating frequency of each module in a GALS system, the so called processing elements (PEs). This generator provides a mechanism for dynamically changing the module operating frequency (dynamic frequency scaling or DFS), which makes it able to save energy through the elimination of global clock distribution trees, as well as enabling localized reduction of the frequency of modules subject to reduced instantaneous computational demand. The generator was designed in a 65 nm technology from STMicroelectronics. Results from preliminary design evaluation show that the proposed circuit dissipates only 0,058 μW of static power and presents an average dynamic power dissipation around 159 μW. The area taken by the clock generator control circuit is 0,0024 mm2. This represents an area overhead which is only 5% of the area of a minimalist network on chip router. Such results indicate the feasibility of using the proposed generator for driving relatively small MPSoC modules. Thus, the work especially contributes to consolidate the viability of GALS systems. / Atualmente, o uso de sistemas multiprocessados em chip (do inglês Multiprocessor System-on- Chip ou MPSoCs) são uma tendência na indústria eletrônica. Integram-se números crescentes de processadores e outros módulos de propriedade intelectual (do inglês Intellectual Property Cores ou IPs), o que habilita processamento paralelo maciço, e permite o aumento de desempenho de dispositivos. Esta tendência pela utilização de MPSoCs é movida entre outros fatores pelos avanços nas pesquisas em redes intrachip, devido à maior escalabilidade destas, se comparadas a outras arquiteturas de interconexão. Por outro lado, há uma crescente demanda por dispositivos portáteis, com competição acirrada por fatias nos mercados de smartphones, tablets e ultrabooks, entre outros equipamentos. Contudo, o aumento do desempenho nestes dispositivos leva necessariamente a um maior consumo de energia. Este consumo elevado é um problema sério, pois plataformas portáteis atualmente dispõem de quantidade limitada de energia prontamente disponível. Assim, a pesquisa de técnicas de projeto com foco na economia de energia é necessária, visto que a evolução da capacidade de fontes de energia não acompanha o progresso de dispositivos eletrônicos no mesmo passo. Dado que parte significativa da energia consumida em circuitos síncronos reside na geração, distribuição e manutenção do sinal de relógio, este trabalho baseia-se no uso de técnicas de projeto que prescindem do uso de um relógio global. Uma opção consiste em dividir um sistema eletrônico complexo em um conjunto de módulos síncronos que se comunicam assincronamente, no que se denomina sistemas globalmente assíncronos e localmente síncronos (do inglês Globally Asynchronous Locally Synchronous ou GALS). Esta dissertação descreve a proposta e o projeto detalhado de um circuito gerador de relógio local, que permite produzir e controlar a frequência de operação de cada módulo processador de um sistema GALS, os chamados elementos de processamento (em inglês Processing Elements ou PEs). Este gerador disponibiliza um mecanismo para alteração dinâmica de frequência (em inglês Dynamic Frequency Scaling ou DFS), que o torna capaz de economizar energia através da eliminação de árvores globais de distribuição de relógio e da redução localizada da frequência em módulos com pouca demanda computacional instantânea.O gerador foi projetado em tecnologia 65 nm da STMicroelectronics. Resultados de avaliações preliminares mostram que o circuito proposto dissipa uma potência estática de apenas 0,058 μW e uma potência dinâmica média de apenas 159 μW. A área ocupada pelo circuito de controle do gerador é de 0,0024 mm2. Esta sobrecarga de área representa menos de 5% da área de um roteador de rede intrachip minimalista. Tais resultados indicam a factibilidade de uso do gerador proposto em módulos relativamente pequenos de MPSoCs. Assim, o trabalho contribui sobretudo para consolidar a viabilidade de sistemas GALS.

Made available in DSpace on 2014-05-10T02:01:10Z (GMT). No. of bitstreams: 1 000457714-Texto+Completo-0.pdf: 3058681 bytes, checksum: bf5c8f69d28b7aecb5cc89b8993abbc3 (MD5) Previous issue date: 2014 / Multiprocessor systems on chip (MPSoCs), using networks on chip (NoC) as the communication infrastructure, result from the continuous reduction in the transistors size and the need for increasing computational power. This increased computing capacity is obtained through the reuse of components (processors, memories, routers, etc. ), which also provides scalability, and simplifies the design process. MPSoCs with hundreds of processing elements (PEs) follows the Moore's law, and according to the ITRS 2011 it is predicted up to 1000 PEs in a single chip at the end of 2025. This estimation is driven mainly by the telecommunications and multimedia market, which includes devices such as smartphones and mobile computers. Such devices require systems able to execute a wide range of applications, with different performance requirements. Thus, the system must be able to provide quality of service (QoS) to applications, and adjust the resources usage at runtime. Literature proposais provide runtime QoS adaptation taking finto consideration the use of only one or two QoS techniques. Considering the application diversity that may execute in MPSoCs, applications may have different QoS requirements, requiring more computing resources, communication resources, or both simultaneously. Therefore, this work aims to explore different QoS levels addressing four different adaptive QoS techniques managed at runtime according to the soft real-time applications' requirements. It is assumed that the MPSoC is partitioned in regions, named clusters, with one manager PE per cluster. This adaptive management is controlled through a heuristic that is executed by the OS of each cluster manager. A hybrid monitoring infrastructure provides the necessary information for the adaptive heuristic. This infrastructure is divided in two hierarchical levels, being scalable and with an intrusion levei that corresponda, in the worst case, to 0. 8% of the link utilization. The runtime adaptive QoS management acta in computing, communication, or both, enabling soft real time applications to restore their performance after detected a performance decrease by monitoring. Furthermore, a debugging tool for NoC-based MPSoCs is proposed in this work. This tool provides a communication protocol level debugging, and helps the process of implementation, validation and extraction of results of new system protocols. / Sistemas multiprocessados em chip (MPSoCs), baseados em redes em chip (NoCs), são resultados da contínua redução no tamanho dos transistores e na busca por um crescente poder computacional. Este aumento da capacidade de computação é alcançado através da replicação de componentes (processadores, memórias, roteadores, etc. ),o que também fornece escalabilidade e simplifica o projeto. A estimativa de MPSoCs com elevado número de processadores acompanha a lei de Moore, e segundo o ITRS 2011 são previstos até 1000 elementos de processamento (PE) em um único chip até o ano de 2025. Esta estimativa é impulsionada principalmente pela mercado de telecomunicações e multimídia, que inclui dispositivos como smarthphones e computadores móveis. Este tipo de emprego de MPSoCs exige que tais sistemas sejam capazes de suportar uma variada gama de aplicações e com diversos requisitos de desempenho. Assim, o sistema deve ser capaz de fornecer qualidade de serviço (QoS) para as aplicações e ajustá-la em tempo de execução. As propostas atuais da literatura visam fornecer adaptação de QoS em tempo de execução levando em consideração o uso de poucas ou de somente uma técnica de QoS. Observada a variedade de aplicações é claramente perceptível que certas aplicações possuem requisitos diferenciados de QoS, podendo requisitar mais recursos de computação, comunicação, ou ambos simultaneamente. Portanto, este trabalho propõe explorar diferentes níveis de QoS através do uso de quatro diferentes técnicas adaptativas de QoS que são gerenciadas em tempo de execução de acordo com os requisitos das aplicações. O gerenciamento é distribuído através do particionamento do MPSoC em regiões, denominadas clusters, havendo um PE responsável pela gerência de cada cluster. Este gerenciamento adaptativo é realizado através de uma heurística que é executada em cada sistema operacional gerente de cluster. Uma infraestrutura de monitoramento híbrido fornece as informações necessárias para a heurística adaptativa. Esta infraestrutura é dividida em dois níveis hierárquicos, sendo escalável e com um nível de intrusão que corresponde no pior caso a 0,8% de utilização do enlace da NoC. O gerenciamento adaptativo de QoS em tempo de execução age na computação, comunicação ou em ambos e faz com que aplicações de tempo real flexíveis possam restaurar seu desempenho após detectado uma queda do mesmo pelo monitoramento. Neste trabalho é também proposta uma ferramenta de depuração para MPSoCs baseados em NoC, esta ferramenta fornece depuração no nível de protocolo de comunicação ente os PEs, e facilita o processo de implementação, validação e obtenção de resultados de novos protocolos para o sistema.

Made available in DSpace on 2014-05-10T02:01:11Z (GMT). No. of bitstreams: 1 000457720-Texto+Completo-0.pdf: 1953741 bytes, checksum: 6ec1fd7c64db87bf06e50c9e430a7c7f (MD5) Previous issue date: 2014 / The industry for decades has increased the clock rate to answer the need of performance. Reaching a physical limitations in terms of heat, the new chosen axis to increase performance is to scale the number of processing elements. To deal with that scaling number of processing elements, more and more important are the methodologies to support the design of MPSoCs. Approaches like simulation and FPGA-based prototyping are too expensive and timing consuming. Therefore, techniques like Analytical Models represent important alternatives to the previous consuming approaches. However, these architecture models are difficult to build and characterize. In addition, emerging MPSoC topologies lack analytical models. Due to that, this work proposes an analytical model to support designers in common tasks of the design process like application mapping and prototypes generation. / Durante décadas, a indústria aumentava a frequência de operação dos processores para responder às necessidades de desempenho. Após atingir uma limitação física em termos de geração de calor, o novo eixo escolhido para explorar desempenho foi escalar o número de elementos de processamento. Para lidar com o crescente número de elementos de processamento, cada vez mais são importantes as metodologias para auxiliar os projetistas no desenvolvimento de sistemas multiprocessados. Abordagens baseadas em simulação e prototipação em FPGA são onerosas pois demandam muitos recursos, tais como projetistas e tempo. Por isso, técnicas baseadas em modelos analíticos ganham visibilidade como alternativas para essas abordagens onerosas. Porém, modelos analíticos possuem desvantagens, como a dificuldade de modelar e caracterizar diferentes arquiteturas. Além disso, topologias emergentes de sistemas multiprocessados carecem de modelos analíticos. Levando esse cenário em conta, este trabalho propõe um modelo analítico que suporta atividades comuns de projetistas tais como mapeamento de aplicações e geração de protótipos de sistemas multiprocessados.

Made available in DSpace on 2014-05-21T02:01:42Z (GMT). No. of bitstreams: 1 000458144-Texto+Completo-0.pdf: 2848899 bytes, checksum: aca140c6eed44d36131ec75411489b42 (MD5) Previous issue date: 2014 / Communication plays a crucial role in high performance design of Multiprocessor Systems-on-Chips (MPSoCs). Accordingly, Networks-on-Chip (NoCs) have been proposed as a solution to deal with the global communication of complex MPSoCs. NoC-based architectures are characterized by various tradeoffs related to structural characteristics, performance specifications, and application demands. Additionally, wire delay and power dissipation are rising as the number of cores over a 2D (two-dimensional) plane increases. One of the reasons for that is the long network diameter and overall communication distance. In this scenario, 3D (three-dimensional) Integrated Circuit (IC) technology applied to NoC architectures allows greater device integration, shorter interconnection, and it aims to reduce the length and number of global interconnections (interconnections among every processing element), which directly influences on the communication performance and allows opportunities for chip architecture innovations. Moreover, 3D NoC-based architectures appear as alternative to reduce network latency, energy consumption and area footprint in comparison to 2D NoC topologies. Albeit a wide variety of technologies is available for 3D interconnection, the employment of Through Silicon Vias (TSVs) is a feasible approach for the interconnection between stacked layers. However, the drawback for current 3D technologies is that TSVs are usually very expensive in terms of silicon area limiting their usage. This work presents a 3D mesh NoC architecture called Lasio, exploring architectural impacts of 3D versus 2D NoC topologies on latency, throughput, and buffers occupancy. It also analyzes the influence of buffer depth on communication latency and on application latency. Such evaluations considered varied network parameters, such as traffic patterns, buffer depth, TSVs serialization level, and a range of packet sizes. Besides, during this work, it was implemented a TSV serialization scheme on the Lasio NoC, and it was analyzed the impact of such serialization scheme on area cost, power dissipation, network and application latency, and occupancy on buffers of input ports for a 4x4x4 3D mesh NoCs with different serialization degrees. Experimental results show that, in average, 3D topologies minimize 30% the application latency and increase 56% the packets throughput, when compared to 2D topologies. In addition, this work highlights that when applying an appropriate buffer depth, the application latency is reduced up to 3. 4 times for 2D topologies and 2. 3 times for 3D topologies. Additional results demonstrate that NoCs 3D approach reduce the links occupancy when compared to 2D counterpart, which potentially leads to higher throughput and more dissipation power and latency efficiency. Moreover, results also demonstrate that the proposed serialization scheme allows reducing TSVs usage with low performance cost, displaying the potential benefits of the scheme in 3D NoC-based MPSoCs. / Comunicação desempenha papel fundamental em projetos de Sistemas Multiprocessados em Chips (MPSoCs, do inglês Multiprocessor Systems-on-Chips). Desta maneira, Redes Intrachip (NoCs, do inglês Networks-on-Chips) têm sido propostas como solução para a comunicação global em MPSoCs complexos. Arquiteturas baseadas em NoCs são caracterizadas por vários compromissos relacionados a características estruturais, a especificações de desempenho e a demandas da aplicação. Adicionalmente, o atraso na comunicação e a dissipação de potência estão aumentando conforme o número de núcleos em uma camada 2D (bidimensional) aumenta. Uma das razões para isso é o longo diâmetro da rede e a distância de comunicação entre núcleos. Neste cenário, a tecnologia de Circuito Integrado (CI) 3D (tridimensional) aplicada às arquiteturas do tipo NoC permite maior integração entre dispositivos e com interconexões menores, e possibilita também reduzir o tamanho e o número de interconexões globais (conexões entre todos os elementos de uma rede), o que, por sua vez, influencia diretamente o desempenho da comunicação e permite oportunidades para inovações em arquiteturas de chips. Ademais, arquiteturas baseadas em NoCs 3D aparecem como alternativa à redução de indicadores como latência, consumo de energia e área quando comparadas às topologias de NoCs 2D. Embora existam diversas tecnologias disponíveis para interconexões em redes 3D, a utilização de Through Silicon Vias (TSVs) é uma abordagem viável como interconexão entre camadas empilhadas. Entretanto, a desvantagem que a TSV ocasiona nas atuais tecnologias 3D é que tais interconexões são geralmente custosas em termos de área de silício, o que acarreta limitações no seu uso. Este trabalho apresenta uma arquitetura de NoC 3D do tipo malha chamada Lasio, explorando impactos arquiteturais e comparando duas topologias, uma 3D e outra 2D, em termos de latência, vazão e ocupação de buffers. O presente trabalho também analisa a influência da profundidade dos buffers de entrada das portas dos roteadores nas latências de comunicação e de aplicação. Tais avaliações consideraram diferentes parâmetros de rede, como por exemplo, padrões de tráfego, profundidade dos buffers, nível de serialização das TSVs e uma variedade de tamanhos de pacotes. Além disso, durante este trabalho, foi implementado um esquema de serialização de TSV na Lasio. Em seguida, foi analisado o impacto de diferentes níveis de serialização no custo de área, na dissipação de potência, nas latências de rede e de aplicação e na ocupação dos buffers de entrada das portas de cada roteador em uma NoC 3D 4x4x4 do tipo malha. Dentre os resultados alcançados durante este trabalho, foi verificado que topologias 3D quando comparadas a topologias 2D minimizam em 30% a latência de aplicação e aumentam 56% a vazão dos pacotes. Além disso, este trabalho salienta que quando é aplicado um tamanho de buffer apropriado, a latência de aplicação é reduzida até 3,4 vezes para topologias 2D e 2,3 vezes para topologias 3D. Resultados adicionais demonstram que NoCs 3D reduzem mais a ocupação das conexões internas quando comparadas com NoCs equivalentes 2D, o que potencialmente permite maior vazão e maior eficiência com relação à dissipação de potência e latência. Ademais, os resultados também demonstraram que o esquema de serialização proposto permite reduzir o uso de TSVs com uma baixa perda de desempenho, o que ressalta potenciais benefícios do esquema em MPSoCs baseados em NoCs 3D.

Made available in DSpace on 2013-08-07T18:43:42Z (GMT). No. of bitstreams: 1 000449233-Texto+Completo-0.pdf: 5384117 bytes, checksum: e5e7f7074f9334b3b3534e2949e5bfe7 (MD5) Previous issue date: 2012 / Modern MPSoC systems use resources previously available only in general purpose computers providing more functionalities for the applications. The architectural evolution enables more resources to be implemented on these embedded systems and determines an increased complexity of new hardware and software designs. In addition to the increased design complexity of current MPSoC systems, it is evident the difficulty in efficient use of computational resources found on such platforms. As well as the determinism and response time prioritized in many embedded systems, the programmability of MPSoCs is very relevant. Thus, well-defined software interfaces help developers to create applications that utilize optimally the computational resources found in these systems. Most embedded applications are divided into tasks and statically mapped to processing elements at design time, in order to optimize a set of pre-stablished metrics. However, the dynamic nature of new applications requires efficient strategies for the dynamic mapping and task migration to be implemented. In this context, this thesis presents a model for dynamic applications and distributed management of these in homogeneous MPSoC systems. The system management uses task migration concepts and timing constraints, where tasks characterization parameters’ are used in scheduling decision making and optimization at runtime. In this work we used a homogeneous MPSoC architecture, consisting of processing elements with a local memory interconected by a NoC. This environment allows the execution of applications managed by a distributed operating system that implements the proposed model and offers many services for the development and optimization of embedded applications. Many works in this field make use of a centralized manager to perform the system optimization at runtime, however such solutions tend to be not very scalable. Results show that the use of distributed managers present greater efficiency in systems with a large number of processing elements and tasks, with a reduction in the system stabilization time and reduction of deadline misses for applications with realtime constraints. / Sistemas MPSoC modernos fazem uso de recursos que eram disponibilizados apenas em computadores de propósito geral provendo mais funcionalidades para as aplicações. A evolução arquitetural possibilita que mais recursos sejam implementados nestes sistemas embarcados e determina um aumento na complexidade dos novos projetos de hardware e software. Além do aumento da complexidade de projeto em sistemas MPSoC atuais, torna-se evidente a dificuldade na utilização eficiente dos recursos computacionais encontrados em tais plataformas. Assim como o determinismo e o tempo de resposta priorizado em muitos sistemas embarcados, a programabilidade de MPSoCs é muito relevante. Dessa forma, interfaces bem definidas de software ajudam o desenvolvedor a criar aplicações que utilizam de maneira otimizada os recursos computacionais encontrados nestes sistemas.A maior parte das aplicações embarcadas são divididas em tarefas e estaticamente mapeadas a elementos de processamento em tempo de projeto, de forma a otimizar um conjunto de métricas pré-estabelecidas. No entanto, a natureza dinâmica de novas aplicações estabelece que estratégias eficientes de mapeamento dinâmico e migração de tarefas sejam implementadas. Neste contexto, esta tese apresenta um modelo para aplicações dinâmicas e gerenciamento distribuído destas em sistemas MPSoC homogêneos. O gerenciamento do sistema faz uso dos conceitos de migração de tarefas e restrições temporais, onde parâmetros de caracterização das tarefas são utilizados nas tomadas de decisão de escalonamento e otimização em tempo de execução. Neste trabalho é utilizada uma arquitetura MPSoC homogênea, composta por elementos de processamento com memórias locais interconectados por uma NoC. Este ambiente permite a execução de aplicações gerenciadas por um sistema operacional distribuído que implementa o modelo proposto e oferece diversos serviços para o desenvolvimento e otimização de aplicações embarcadas. Muitos trabalhos na área fazem uso de um gerente centralizado para realizar a otimização do sistema em tempo de execução, no entanto tais soluções tendem a ser pouco escaláveis. Os resultados obtidos mostram que o uso de gerentes distribuídos apresentam maior eficiência para sistemas com um grande número de elementos de processamento e tarefas, com redução nos tempos de estabilização do sistema e redução nas perdas de deadline para aplicações com restrições de tempo real.

Orientador : Paulo Cesar Bezerra / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-13T23:48:59Z (GMT). No. of bitstreams: 1 Furuya_Noritsuna_D.pdf: 6334242 bytes, checksum: 872f6967af1a7cbcfdf4ad38c2cf5983 (MD5) Previous issue date: 1990 / Resumo: O trabalho entitulado "A Estrutura de Hipercubo e os Autômatos Autônomos: Carregamento e Redistribuição Dinâmica de Trabalho" tem como objetivo a definição de uma metodologia para particionamento, distribuição inicial e redistribuição dinâmica de serviços entre processadores concorrentes estruturados num arranjo de hipercubo. São considerados também os problemas cujos modelos são autômatos ftnitos autônomos, finitos autônomos, cujos grafos asaodados possam ser partrocionados em subgrafos isomorfos. AIem disso, são apresentados estudos sobre a implementação dos algoritmos num ambiente com 4 Transputers. Ao final, são feitas considerações sobre as restrições das linguagens C da 3L e OCCAM / Abstract: Not informed. / Doutorado / Automação / Doutor em Engenharia Elétrica

Orientador : Alvaro Geraldo Badan Palhares / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-13T23:51:12Z (GMT). No. of bitstreams: 1 Dias_MarcusdeAguiar_M.pdf: 6323078 bytes, checksum: 7ef440a2feca4c05b1523dbaf9a36724 (MD5) Previous issue date: 1991 / Resumo: O objetivo principaI deste trabalho é apresentar o desenvolvimento de um controlador a multimicroprocessadores destinado a controle de robôs manipuladores. São apresentados inicialmente dois exemplos de controladores disponíveis comercialmente, geralmente estes apresentam somente um microcomputador responsável por todo o processamento necessário ao controle do manipulador. Mostra-se a seguir exemplos de controladores a multimicroprocessadores propostas na literatura. Conclúi -se que este tipo de arquitetura tem por finalidade aumentar a capacidade de processamento pela utilização de uma arquitetura distribuída com vários microcomputadores dedicados a tarefas específicas. A estrutura proposta para a tese é detalhadamente apresentada, dedicando-se microcomputadores para controle de juntas e um Micro Mestre para controlar os movimentos do manipulador. São apresentadas as características dos microcomputadores aplicados a controle, visando com isto, dar subsidios para a apresentação do microcomputador desenvolvido com finalidade de controlar cada junta do manipulador. São detalhados os circuitos desenvolvidos, assim como todas as características necessárias para sua avaliação. Para atestar a operacionalidade do controlador foram desenvolvidas várias rotinas que também são apresentadas. Entre estas, uma Rotina de Controle PID desenvolvida para verificar o funcionament.o do conjunto do CPR1. Em sequência são apresentados dados experimentais obtidos do sistema montado. assim com as conclusões resultantes do seu desenvolvimento, montagem, testes e integração do sistema, com a apresentação dos problemas encontrados e suas respectivas soluções / Abstract / Mestrado / Mestre em Engenharia Elétrica

Tese de mestrado integrado. Engenharia Electrotécnica e de Computadores. Faculdade de Engenharia. Universidade do Porto. 2010

Made available in DSpace on 2013-08-07T18:42:59Z (GMT). No. of bitstreams: 1 000412508-Texto+Completo-0.pdf: 4733335 bytes, checksum: f07a3f9bfca2f151b2cf946944953197 (MD5) Previous issue date: 2009 / Embedded systems, in many cases, use more than one processor producing either homogenous or heterogeneous multiprocessed architectures. Multiprocessed systems implemented in a single chip are known as MPSoC’s. Similarly to what happens in general purpose multiprocessed systems, the use of load balancing techniques can also be positive in the multiprocessed embedded systems’ area, since these techniques are helpful to distribute, in a more balanced manner, the tasks of the system among its several processing elements. The fair distribution provided by these techniques is a key aspect, since overloaded points must be avoided because they tend to present the highest chip temperature levels. These high temperature levels may also lead faster to permanent chip failure and must be avoided. Besides that, dynamic load balancing techniques are capable of dealing with the dynamic behavior presented in current embedded systems, such as multimedia equipment, where the user himself can add new tasks to the system. The main objective of this work is to discuss and present a novel load balancing model through the task migration technique in MPSoC’s that contain real time tasks. The proposed model uses local and global managers and was implemented over a real MPSoC platform in which it was validated. There, it was possible to observe that deadline misses were decreased and the load balance of the system was reached throughout its life time. / Sistemas embarcados, em muitos casos, utilizam mais de um processador formando arquiteturas multiprocessadas homogêneas ou heterogêneas. Sistemas multiprocessados que sejam implementados em um único chip são denominados de MPSoC’s. Assim como em sistemas multiprocessados de propósito geral, a utilização de técnicas de balanceamento de carga também pode trazer benefício no âmbito dos sistemas embarcados multiprocessados, uma vez que ajudam a distribuir de forma equilibrada as tarefas do sistema entre os diversos elementos de processamento existentes. Essa distribuição justa é um aspecto chave uma vez que pontos sobrecarregados devem ser evitados por apresentar, em geral, as maiores temperaturas do chip. Pontos superaquecidos de um chip podem ter mecanismos de falha acelerados e, por esse motivo, devem ser evitados. Além disso, técnicas dinâmicas de balanceamento de carga têm a possibilidade de lidar com a dinamicidade dos sistemas embarcados atuais, tais como equipamentos multimídia, onde o próprio usuário pode acrescentar tarefas ao sistema. Assim, este trabalho tem como objetivo propor um modelo de balanceamento de carga que utilize a técnica de migração de tarefas em um MPSoC que contemple, também, tarefas de tempo real. O modelo proposto utiliza gerenciadores locais e um gerenciador global e foi implementado sobre uma plataforma MPSoC real onde teve seu funcionamento validado, verificando-se uma diminuição na perda de deadlines bem como um equilíbrio maior do sistema ao longo de seu tempo de vida.