La poursuite de l'intégration de fonctions toujours plus complexes au sein d'un même circuit constitue un des principaux enjeux de la microélectronique. L'intégration tridimensionnelle par empilement de circuits (3D stacking) constitue une voie prometteuse pour y parvenir. Elle permet notamment de dépasser certaines limitations atteintes par les circuits actuels, plus particulièrement dans les circuits pour lesquelles les données sont distribuées et qui nécessitent des bandes passantes importantes. Néanmoins, à ce jour, très peu de travaux ont montré les avantages de l'intégration 3D, en particulier ceux s'appuyant sur des résultats expérimentaux et de circuits concrets notamment dans le domaine des imageurs. Le présent travail de thèse a eu pour objectif d'exploiter la technologie 3D dans le cadre des capteurs d'images et dépasser la preuve de concept présentée dans l'état de l'art afin d'apporter une analyse concrète des apports de cette technologie dans le domaine des imageurs visibles. Nous avons identifié, d'une part l'extension de dynamique qui requiert un traitement proche pixel, d'autre part la compression locale, destinée à adresser les problèmes d'intégrité du signal, bande passante et consommation qui deviennent critiques avec l'augmentation des formats des imageurs. Ce choix permet d'apporter une réponse à la limitation de la dynamique des capteurs d'images 2D actuels, tout en gardant une architecture classique des pixels et en adressant le problème de la réduction de la quantité de données à transmettre. Une nouvelle méthode de codage flottant par groupe de pixels a été proposée et implémentée. Le principe s'appuie sur l'adaptation du temps d'intégration par groupe de pixels via l'application d'un exposant commun au groupe. Le temps d'intégration est ajusté à l'image suivante. Un premier niveau de compression est ainsi réalisé par le codage mantisse-exposant proposé. L'implémentation de cette technique a été validée sur un démonstrateur 2D au détriment de pixels sacrifiés aveugles de chaque groupe de pixels, comportant l'électronique de génération des signaux de commande de la HDR. La technique d'extension de dynamique proposée est suivie d'une compression à base de DCT (Discrete Cosine Transform} permettant de réduire le flux de données en sortie de la puce imageur. Les deux niveaux de compression permettent d'atteindre des taux de compression élevés allant jusqu'à 93% en maintenant un PSNR de 30dB et une qualité d'image acceptable pour des post-traitements. Une étude théorique de l'apport de l'intégration 3D en termes de consommation a été élaborée. Enfin, un démonstrateur 2D a été réalisé en technologie CMOS 180 nm en vue de valider l'architecture grande dynamique proposée. L'utilisation de la technologie 3D, dans la suite des travaux, permet l'implémentation d'une boucle courte, devenue possible grâce aux interconnexions verticales sans sacrifier des pixels morts. Le traitement local proche du pixel et la réduction de la latence, du flux de données et de la consommation sont les apports majeurs de l'intégration 3D étudiés dans ce travail / With the increase of systems complexity, integrating different technologies together has become a major challenge. Another challenge has traditionally been the limitation on the throughout between different part of the system coming from the interconnections. If traditional two dimensional integration solutions like System In a Package (SIP) bring heterogonous technologies together there is still limitations coming from the restricted number and lengths of interconnections between the different system components. Three Dimensional stacking (3D), by exploiting short vertical interconnections between different circuits of mixed technologies, has the potential to overcome these limitations. Still, despite strong interests for the 3D concepts, there is no advanced analysis of 3D integration benefits, especially in the field of imagers and smart image sensors. This thesis study the potential benefits of 3D integration, with local processing and short feedback loops, for the realisation of a High Dynamic Range (HDR) image sensor. The dense vertical interconnections are used to locally adapt the integration time by group of pixels, called macro-pixels, while keeping a classic pixel architecture and hence a high fill factor. Stacking the pixel section and circuit section enables a compact pixel and the integration of flexible and versatile functions. High Dynamic Range values producing an important quantity of data, the choice has been made to implement data compression to reduce the circuit throughout. A first level of compression is produced by coding the pixel value using a floating format with a common exponent shared among the macro-pixel. A second level of compression is proposed based on a simplified version of the Discrete Cosine Transform (DCT). Using this two level scheme, a compression of 93% can be obtained with a typical PSNR of 30 dB. A validation of the architecture was carried out by the development; fabrication and test of a prototype on a 2D, 180 nm, CMOS technology. A few pixels of each macro-pixel had to be sacrificed to implement the high dynamic range control signals and emulate the 3D integration. The test results are very promising proving the benefits that will bring the 3D integration in term of power consumption and image quality compared to a classic 2D integration. Future realisations of this architecture, done using a real 3D technology, separating sensing and processing on different circuits communicating by vertical interconnection will not need the sacrifice of any pixel to adjust the integration time, improving power consumption, image quality and latency