Le marché des microcontrôleurs est en pleine mutation et devrait croitre propulsé par le développement de l’Internet des objets. La puissance de calcul, la connectivité, les performances des périphériques et l’efficacité énergétique sont les facteurs clés de ce développement. Le module de gestion de l’alimentation est entièrement intégré au sein même du microcontrôleur lui permettant de fonctionner avec uniquement quelques composants passifs. Ce module doit assurer le maintien de la tension d’alimentation indépendamment de la consommation du microcontrôleur qui augmente avec la puissance de calcul. L’architecture choisie doit également optimiser le rendement selon la consommation du microcontrôleur sans impacter le fonctionnement de blocs sensibles. L’intégration de l’étage de puissance d’une alimentation à découpage engendre du bruit de commutation ayant un impact sur les fonctions analogiques du circuit. L’objectif de ce travail est l’analyse de la génération du bruit par l’étage de puissance et sa propagation au sein du circuit complexe. Le modèle de génération du bruit est constitué de circuits RLC équivalents. Les expressions des R, L et du C sont exprimées dans chaque état de l’étage de puissance en fonction des composants parasites du système. Ces modèles permettent de comprendre le mécanisme de génération du bruit et de donner une estimation de l’amplitude et de la fréquence des résonances. L’ensemble du système c’est-à-dire le circuit, le boitier et la carte électroniques, est modélisé pour extraire les chemins de propagation entre l’alimentation à découpage et les cellules sensibles du système. Ces modèles sont vérifiés en mesurant un circuit de test. Finalement trois solutions sont proposées pour réduire l’impact du bruit de l’alimentation à découpage : deux changements dans l’architecture de l’étage de puissance pour réduire la génération du bruit et une modification des interconnexions globales du circuit pour améliorer l’isolation entre les différentes parties du système. Cette thèse présente une méthodologie originale pour construire un modèle au niveau système de la génération et de la propagation du bruit de commutation. Les connaissances acquises ont été vérifiées expérimentalement et appuyées par la conception d’un démonstrateur (qui doit être testé). / The micro-controller market is undergoing changes and is expected to grow quickly promoted by the Internet-of-Things (IoT) development. Calculation capability, connectivity, analog performances and power efficiency are key enablers. Power management unit is co-integrated with the micro-controller so that only few off-chip passive components are necessary. The embedded power management unit must deliver the micro-controller input voltage along with the power demand which increases with the computation capability. The chosen architecture has to optimize the efficiency in high and low power mode but without impacting analog performance of sensitive IPs (Intellectual Property). The active part of an inductive buck converter is integrated but some switching noise is observed that severely impact analog IPs. The objective of this work is the analysis of the noise generation from the power stage and its propagation in the System-on-Chip (SoC). The generation model is constituted of a RLC equivalent circuits in each state of the power stage. The R, L and C expressions are detailed depending on physical parasitic components. These models permit to understand noise mechanisms and to give an estimation of the noise amplitude and frequency resonance. The models show the degrees of freedom to manage the noise signature. The whole system, i.e. the electronic board, the package and the chip, is modeled to extract the system-level propagation path between the buck converter and sensitive IPs. These models are verified by measurement on a test vehicle. Finally three solutions are presented to reduce the buck converter noise impact: two changes in the power stage architecture to reduce noise generation and one modification of the top routing of the power delivery network to improve isolation between parts of the circuit regarding noise susceptibility. The thesis contributes an original methodology to build the missing models at system-level regarding noise generation and propagation from the switching power supply. Knowledge has been acquired, experimentally verified and supported by the design of a demonstrator (to be tested).

Un nœud d'un réseau de capteurs sans fil traite dans ses unités de calcul les signaux issus de plusieurs types de capteurs et effectue différentes tâches liées aux protocoles de communication. Devant exécuter plusieurs types de contrôle, sa flexibilité est un paramètre très important. Les solutions à base de microcontrôleurs ou de FPGA ont été proposées pour aborder le besoin de flexibilité, mais au prix d'une efficacité énergétique réduite. Dans cette thèse, des contrôleurs flexibles à ultra-faible énergie basés sur un contexte de micro-tâches reconfigurables sont explorés comme alternative. Des architectures modulaires pour des machines d'états finis (FSM) et des chemins de données (DP) reconfigurables sont proposées. Les techniques de coupure de l'alimentation (PG pour power gating) sont utilisées pour adapter la consommation aux besoins et réduire la puissance statique. Dans un premier temps, des modèles pour l'estimation des paramètres clés d'un circuit avec PG sont proposés au niveau porte. Ensuite, les opportunités des techniques PG sont déterminées sur les FSM et DP reconfigurables pour en réduire l'énergie. Dans les chemins de données, la reconfiguration fait varier la précision des opérateurs et le PG permet d'éteindre les blocs logiques inutilisés. Une gestion de l'alimentation au niveau lookup table (LUT) est proposée pour réduire les courants de fuite en mode actif et en veille dans les FSM reconfigurables. Des résultats montrent les très bonnes performances des architectures proposées par rapport aux processeurs et FPGA.

Un nœud d'un réseau de capteurs sans fil traite dans ses unités de calcul les signaux issus de plusieurs types de capteurs et effectue différentes tâches liées aux protocoles de communication. Devant exécuter plusieurs types de contrôle, sa flexibilité est un paramètre très important. Les solutions à base de microcontrôleurs ou de FPGA ont été proposées pour aborder le besoin de flexibilité, mais au prix d'une efficacité énergétique réduite. Dans cette thèse, des contrôleurs flexibles à ultra-faible énergie basés sur un contexte de micro-tâches reconfigurables sont explorés comme alternative. Des architectures modulaires pour des machines d'états finis (FSM) et des chemins de données (DP) reconfigurables sont proposées. Les techniques de coupure de l'alimentation (PG pour power gating) sont utilisées pour adapter la consommation aux besoins et réduire la puissance statique. Dans un premier temps, des modèles pour l'estimation des paramètres clés d'un circuit avec PG sont proposés au niveau porte. Ensuite, les opportunités des techniques PG sont déterminées sur les FSM et DP reconfigurables pour en réduire l'énergie. Dans les chemins de données, la reconfiguration fait varier la précision des opérateurs et le PG permet d'éteindre les blocs logiques inutilisés. Une gestion de l'alimentation au niveau lookup table (LUT) est proposée pour réduire les courants de fuite en mode actif et en veille dans les FSM reconfigurables. Des résultats montrent les très bonnes performances des architectures proposées par rapport aux processeurs et FPGA. / A wireless sensor network (WSN) node may need to process signals from various sensors and perform different transceiver tasks apart from being able to change its functions dynamically. A controller in the node is therefore required to execute different control tasks to manage its resources implying that flexibility is a key concern. Microcontrollers and FPGAs have been proposed to address the need for flexibility at the cost of reduced energy efficiency. In this thesis, ultra-low power flexible controllers for WSN nodes based on reconfigurable microtasks are explored. A reconfigurable microtask is a digital control unit with a reconfigurable finite state machine (FSM) and datapath. Scalable architectures for reconfigurable FSMs along with variable precision adders in datapath are proposed for flexible controllers in this work. Power gating is considered for FSMs and adders for low power operation. First, the design issues in power gating are studied extensively. Models for estimation of key design parameters of power-gated circuits are derived at gate level. Next, power gating opportunities are determined in reconfigurable adders and FSMs proposed for microtasks. In adders, reconfigurability is used for varying the precision of operation and saving energy by power-gating unused logic. Power gating at the level of lookup table logic is proposed to achieve active leakage power reduction in reconfigurable FSMs. The proposed models are then applied to analyze energy savings in logic clusters due to power gating. Power estimation results show good performance of proposed architectures with respect to different metrics relative to others in the design space of controllers.