Report (M.S.)--Virginia Polytechnic Institute and State University. M.S. 1993. / Vita. Abstract. Includes bibliographical references (leaves 50-51). Also available via the Internet.

Avanços recentes na síntese e manipulação de nanofios semicondutores têm aberto novas oportunidades tecnológicas. Nanofios de silício (SiNWs) pertencem a uma classe única de nanofios semicondutores, pelo fato de que, em um futuro próximo eles possam ser utilizados como elementos de integração entre dispositivos dentro do contexto da tecnologia do silício convencionais. Também há outras aplicações, tais como nanosensores químicos e biológicos a nível atômico ou molecular, possibilitando aplicações e desenvolvimento de tecnologias de sensoriamento in vivo. Realizamos uma investigação teórica da estabilidade e plasticidade de nanofios de silício usando o estado da arte em simulações de dinâmica molecular e em potenciais interatômicos. Consideramos nanofios com as direções de crescimento h100i, h110i e h112i com diversos diâmetros e tipos de facetas. Encontramos que o perímetro, e não o diâmetro, é o parâmetro relevante para descrever as dimensões dessa classe de sistema. Verificamos a performance de diversos potenciais interatômicos para o silício, e encontramos que o EDIP fornece uma melhor descrição para nanofios de silício. Encontramos que as famílias de facetas de superfície desempenham um papel central na energia total do nanofio, que segue uma lei universal como função do perímetro. Também calculamos a resposta de um nanofio de silício a uma tensão uniaxial externa, que habilita-nos a sugerir um novo método de obter nanofios de silício ultrafinos por nanodeformação. Os resultados de estabilidade e plasticidade são comparados com dados experimentais e \'ab initio\' disponíveis na literatura. / Recent advances in synthesizing and manipulating semiconductor nanowires have opened new technological opportunities. Silicon nanowires (SiNWs) belongs a unique class of semiconductor nanowires, since they could be used in conventional silicon device technology in a near future. Additionally, there are other applications, such as chemical and biological nanosensors at atomic or molecular level, opening a new range of technological applications of in vivo sensoring. Here, we carried a theoretical investigation on the stability and plasticity of silicon nanowires using the state of art of molecular dynamics and interatomic potential. We considered nanowires with h100i, h110i and h112i growth directions with several diameters and facet configurations. We found that the perimeter, and not the diameter, is the relevant parameter to describe dimensions in this class of systems. We tested the reability of several interatomic potential for silicon, and found that the EDIP model provides the best description of silicon nanowires. We found that the surface facet family plays a central role on the nanowire total energy, which follows an universal scale law as a function of perimeter. We also computed the response of a silicon nanowire to external load, which allowed us to suggest a new method to obtain ultra thin silicon nanowires by nanodeformation. The results on stability and plasticity are compared to experimental and ab initio results available in the literature.

Este trabalho apresenta a compensação e calibração de sensores de pressão piezoresistivos com a utilização de resistores de alta precisão. Para que tal objetivo fosse cumprido, foi necessária a caracterização do sensor com relação aos parâmetros térmicos e elétricos. Além disso, foi definida uma metodologia com a qual se obteve os tempos necessários para aquisição dos dados com relação ao valor de precisão requisitada. Os resultados mostram que os valores dos resistores são dependentes da alimentação fornecida ao sensor e que a variação da tensão de saída, com relação a uma média, tem caráter parabólico. A curva do tempo de estabilização para aquisição de dados tem formato assintótico. Com a compensação e calibração tivemos uma diminuição na tensão de offset de cerca de 97% e compensação térmica com cerca de 70% para a tensão de fundo de escala, porém com isso foi reduzido 8% no valor da sensibilidade. / This work presents the compensation and calibration of piezoresistive pressure sensors with the use of precision resistors. For this objective to be met was necessary to characterize the sensor with respect to thermal and electrical parameters. Also it was defined a methodology with which they obtained the time required for data acquisition based on the value of precision required. The results show that the values of resistors are dependent on power supplied to the sensor and the variation of the output voltage with respect to an average has a parabolic feature. The curve of the settling time for data acquisition format is asymptotic. With the compensation and calibration, a decrease in the offset voltage of about 97% was observed and temperature was compensated with 70% for full scale, however, the sensitivity was reduced in 8%.

Hoje em dia, as redes intra chip (NoC) são cada vez mais utilizadas como uma arquitetura de comunicação alternativa para sistemas complexos, pois estas permitem flexibilidade e desempenho da comunicação. Porém, o grande número de interconexões da rede, aliado à diminuição das dimensões dos transistores fabricados nas tecnologias nanométricas, fazem com que a NoC possa ter um grande número de falhas durante sua fabricação, ou por desgaste durante sua vida útil. Sabe-se que, em futuras tecnologias os circuitos integrados terão uma taxa de falhas permanentes de 20 a 30%. Entretanto, mesmo na presença de falhas, é desejável que a NoC permaneça funcionando corretamente. A partir do diagnóstico das falhas, a NoC deve ser capaz de buscar alternativas para manter a comunicação entre os núcleos, evitando os canais e os roteadores com falhas. O objetivo deste trabalho é propor mecanismos adaptativos de proteção contra falhas permanentes. Mesmo quando são adicionados componentes extras para a substituição em SoCs, a ocorrência de falhas permanentes na rede intrachip impede a substituição ou reparo de um componente no sistema intrachip. Portanto a tolerância a falhas na NoC será crucial para reduzir custo de manufatura, e aumentar o rendimento e o tempo de vida do circuito integrado. O mecanismo proposto é capaz de evitar falhas sabendo anteriormente, na fase de teste e diagnóstico, a localização especifica da falha. Portanto, as técnicas se adaptam em cada roteador para evitar as falhas permanentes, sempre buscando manter desempenho, aumentar o rendimento e a confiabilidade do sistema. / Nowadays, networks-on-chip (NoCs) have been used as an alternative communication architecture inside complex system on-chip. They offer better scalability and performance than the traditional bus. However, the growing number of interconnects that have to be inserted using smaller transistors means that NoCs have a growing number of faults, either from manufacturing or due to aging. In future systems-on-chip (SoCs), the fault rate will be around 20 to 30% of the contact and transistors of integrated circuits. Therefore, even in the presence of a fault, it is still desirable that NoCs properly work. The main idea of this work is to implement adaptive mechanisms to protect NoCs against permanent faults. The main advantage of such mechanism is to manage failures based on data from the testing and diagnosing phase. The mechanisms are adapted in each router in order to sustain performance, increasing the system yield and reliability even in the presence of failures. Even if one adds extra blocks for replacement, the occurrence of permanent faults in a NoC might preclude the replacement or repair of a faulty component within the SoC. In such case, fault-tolerant NoCs are able to reduce manufacturing costs, increase yield and the lifetime of the chip.

Hoje em dia, as redes intra chip (NoC) são cada vez mais utilizadas como uma arquitetura de comunicação alternativa para sistemas complexos, pois estas permitem flexibilidade e desempenho da comunicação. Porém, o grande número de interconexões da rede, aliado à diminuição das dimensões dos transistores fabricados nas tecnologias nanométricas, fazem com que a NoC possa ter um grande número de falhas durante sua fabricação, ou por desgaste durante sua vida útil. Sabe-se que, em futuras tecnologias os circuitos integrados terão uma taxa de falhas permanentes de 20 a 30%. Entretanto, mesmo na presença de falhas, é desejável que a NoC permaneça funcionando corretamente. A partir do diagnóstico das falhas, a NoC deve ser capaz de buscar alternativas para manter a comunicação entre os núcleos, evitando os canais e os roteadores com falhas. O objetivo deste trabalho é propor mecanismos adaptativos de proteção contra falhas permanentes. Mesmo quando são adicionados componentes extras para a substituição em SoCs, a ocorrência de falhas permanentes na rede intrachip impede a substituição ou reparo de um componente no sistema intrachip. Portanto a tolerância a falhas na NoC será crucial para reduzir custo de manufatura, e aumentar o rendimento e o tempo de vida do circuito integrado. O mecanismo proposto é capaz de evitar falhas sabendo anteriormente, na fase de teste e diagnóstico, a localização especifica da falha. Portanto, as técnicas se adaptam em cada roteador para evitar as falhas permanentes, sempre buscando manter desempenho, aumentar o rendimento e a confiabilidade do sistema. / Nowadays, networks-on-chip (NoCs) have been used as an alternative communication architecture inside complex system on-chip. They offer better scalability and performance than the traditional bus. However, the growing number of interconnects that have to be inserted using smaller transistors means that NoCs have a growing number of faults, either from manufacturing or due to aging. In future systems-on-chip (SoCs), the fault rate will be around 20 to 30% of the contact and transistors of integrated circuits. Therefore, even in the presence of a fault, it is still desirable that NoCs properly work. The main idea of this work is to implement adaptive mechanisms to protect NoCs against permanent faults. The main advantage of such mechanism is to manage failures based on data from the testing and diagnosing phase. The mechanisms are adapted in each router in order to sustain performance, increasing the system yield and reliability even in the presence of failures. Even if one adds extra blocks for replacement, the occurrence of permanent faults in a NoC might preclude the replacement or repair of a faulty component within the SoC. In such case, fault-tolerant NoCs are able to reduce manufacturing costs, increase yield and the lifetime of the chip.

Hoje em dia, as redes intra chip (NoC) são cada vez mais utilizadas como uma arquitetura de comunicação alternativa para sistemas complexos, pois estas permitem flexibilidade e desempenho da comunicação. Porém, o grande número de interconexões da rede, aliado à diminuição das dimensões dos transistores fabricados nas tecnologias nanométricas, fazem com que a NoC possa ter um grande número de falhas durante sua fabricação, ou por desgaste durante sua vida útil. Sabe-se que, em futuras tecnologias os circuitos integrados terão uma taxa de falhas permanentes de 20 a 30%. Entretanto, mesmo na presença de falhas, é desejável que a NoC permaneça funcionando corretamente. A partir do diagnóstico das falhas, a NoC deve ser capaz de buscar alternativas para manter a comunicação entre os núcleos, evitando os canais e os roteadores com falhas. O objetivo deste trabalho é propor mecanismos adaptativos de proteção contra falhas permanentes. Mesmo quando são adicionados componentes extras para a substituição em SoCs, a ocorrência de falhas permanentes na rede intrachip impede a substituição ou reparo de um componente no sistema intrachip. Portanto a tolerância a falhas na NoC será crucial para reduzir custo de manufatura, e aumentar o rendimento e o tempo de vida do circuito integrado. O mecanismo proposto é capaz de evitar falhas sabendo anteriormente, na fase de teste e diagnóstico, a localização especifica da falha. Portanto, as técnicas se adaptam em cada roteador para evitar as falhas permanentes, sempre buscando manter desempenho, aumentar o rendimento e a confiabilidade do sistema. / Nowadays, networks-on-chip (NoCs) have been used as an alternative communication architecture inside complex system on-chip. They offer better scalability and performance than the traditional bus. However, the growing number of interconnects that have to be inserted using smaller transistors means that NoCs have a growing number of faults, either from manufacturing or due to aging. In future systems-on-chip (SoCs), the fault rate will be around 20 to 30% of the contact and transistors of integrated circuits. Therefore, even in the presence of a fault, it is still desirable that NoCs properly work. The main idea of this work is to implement adaptive mechanisms to protect NoCs against permanent faults. The main advantage of such mechanism is to manage failures based on data from the testing and diagnosing phase. The mechanisms are adapted in each router in order to sustain performance, increasing the system yield and reliability even in the presence of failures. Even if one adds extra blocks for replacement, the occurrence of permanent faults in a NoC might preclude the replacement or repair of a faulty component within the SoC. In such case, fault-tolerant NoCs are able to reduce manufacturing costs, increase yield and the lifetime of the chip.

Este trabalho apresenta a compensação e calibração de sensores de pressão piezoresistivos com a utilização de resistores de alta precisão. Para que tal objetivo fosse cumprido, foi necessária a caracterização do sensor com relação aos parâmetros térmicos e elétricos. Além disso, foi definida uma metodologia com a qual se obteve os tempos necessários para aquisição dos dados com relação ao valor de precisão requisitada. Os resultados mostram que os valores dos resistores são dependentes da alimentação fornecida ao sensor e que a variação da tensão de saída, com relação a uma média, tem caráter parabólico. A curva do tempo de estabilização para aquisição de dados tem formato assintótico. Com a compensação e calibração tivemos uma diminuição na tensão de offset de cerca de 97% e compensação térmica com cerca de 70% para a tensão de fundo de escala, porém com isso foi reduzido 8% no valor da sensibilidade. / This work presents the compensation and calibration of piezoresistive pressure sensors with the use of precision resistors. For this objective to be met was necessary to characterize the sensor with respect to thermal and electrical parameters. Also it was defined a methodology with which they obtained the time required for data acquisition based on the value of precision required. The results show that the values of resistors are dependent on power supplied to the sensor and the variation of the output voltage with respect to an average has a parabolic feature. The curve of the settling time for data acquisition format is asymptotic. With the compensation and calibration, a decrease in the offset voltage of about 97% was observed and temperature was compensated with 70% for full scale, however, the sensitivity was reduced in 8%.

Avanços recentes na síntese e manipulação de nanofios semicondutores têm aberto novas oportunidades tecnológicas. Nanofios de silício (SiNWs) pertencem a uma classe única de nanofios semicondutores, pelo fato de que, em um futuro próximo eles possam ser utilizados como elementos de integração entre dispositivos dentro do contexto da tecnologia do silício convencionais. Também há outras aplicações, tais como nanosensores químicos e biológicos a nível atômico ou molecular, possibilitando aplicações e desenvolvimento de tecnologias de sensoriamento in vivo. Realizamos uma investigação teórica da estabilidade e plasticidade de nanofios de silício usando o estado da arte em simulações de dinâmica molecular e em potenciais interatômicos. Consideramos nanofios com as direções de crescimento h100i, h110i e h112i com diversos diâmetros e tipos de facetas. Encontramos que o perímetro, e não o diâmetro, é o parâmetro relevante para descrever as dimensões dessa classe de sistema. Verificamos a performance de diversos potenciais interatômicos para o silício, e encontramos que o EDIP fornece uma melhor descrição para nanofios de silício. Encontramos que as famílias de facetas de superfície desempenham um papel central na energia total do nanofio, que segue uma lei universal como função do perímetro. Também calculamos a resposta de um nanofio de silício a uma tensão uniaxial externa, que habilita-nos a sugerir um novo método de obter nanofios de silício ultrafinos por nanodeformação. Os resultados de estabilidade e plasticidade são comparados com dados experimentais e \'ab initio\' disponíveis na literatura. / Recent advances in synthesizing and manipulating semiconductor nanowires have opened new technological opportunities. Silicon nanowires (SiNWs) belongs a unique class of semiconductor nanowires, since they could be used in conventional silicon device technology in a near future. Additionally, there are other applications, such as chemical and biological nanosensors at atomic or molecular level, opening a new range of technological applications of in vivo sensoring. Here, we carried a theoretical investigation on the stability and plasticity of silicon nanowires using the state of art of molecular dynamics and interatomic potential. We considered nanowires with h100i, h110i and h112i growth directions with several diameters and facet configurations. We found that the perimeter, and not the diameter, is the relevant parameter to describe dimensions in this class of systems. We tested the reability of several interatomic potential for silicon, and found that the EDIP model provides the best description of silicon nanowires. We found that the surface facet family plays a central role on the nanowire total energy, which follows an universal scale law as a function of perimeter. We also computed the response of a silicon nanowire to external load, which allowed us to suggest a new method to obtain ultra thin silicon nanowires by nanodeformation. The results on stability and plasticity are compared to experimental and ab initio results available in the literature.

Máquinas de aprendizagem, como Redes Neuronais Artificiais (ANNs), Redes Bayesianas, Máquinas de Vetores de Suporte (SVMs) e outras, são aplicadas em problemas de classificação de padrões. Devido ao baixo erro de teste, a SVM possui uma grande quantidade de aplicações, como no reconhecimento de imagens, seleção de genes, classificação de textos, robótica, reconhecimento de escrita a mão e outras. Dos algoritmos desenvolvidos para o treinamento da SVM, o Sequential Minimal Optimization (SMO) é um dos mais rápidos e o mais fácil de implementar em software. Devido a sua importância, várias otimizações para diminuir ainda mais o seu tempo de execução têm sido reportadas. A maioria das implementações do treinamento da SVM foram realizadas em software. Não obstante, a implementação em hardware é necessária em algumas aplicações com restrições: de área, e/ou de energia e/ou de tempo de treinamento, por exemplo, em algumas aplicações portáveis ou móveis. Nas implementações em hardware anteriores a este trabalho, o treinamento da SVM foi realizado com um conjunto de exemplos cuja quantidade é da ordem de somente dezenas, e unicamente uma delas usou o algoritmo SMO. Neste trabalho é apresentada uma modificação do algoritmo SMO, que denominamos algoritmo SMO de Múltiplos Pares (MP-SMO), para a aceleração do treinamento da SVM. A diminuição do tempo de treinamento é obtida realizando a otimização de um ou mais pares de coeficientes, chamados Multiplicadores de Lagrange, em cada iteração. De modo diferente, o algoritmo SMO original otimiza somente um par. O algoritmo MP-SMO apresenta as seguintes características: 1) a otimização de cada par de coeficientes é mantida simples usando a solução analítica do algoritmo SMO original. 2) as heurísticas para a seleção dos múltiplos pares a otimizar são adaptações das soluções anteriores para a seleção de um par por iteração. Testou-se o algoritmo otimizando até dois, três e quatro pares de coeficientes por iteração, e melhores resultados foram obtidos quando comparados com os do algoritmo SMO. Nos testes realizados com sete benchmarks, o tempo de treinamento diminuiu entre 22,5% e 42,8%. A diminuição do tempo de execução do algoritmo SMO em hardware é também abordada nesta dissertação. Os algoritmos SMO e MP-SMO foram completamente implementados em hardware dedicado para o benchmark Tic-tac-toe endgame. Este benchmark é composto por 958 exemplos, uma quantidade superior às usadas nas implementações anteriores. Com o algoritmo MP-SMO pretendeu-se reduzir o número de iterações, como na implementação em software, e poder incluir paralelismo na implementação em hardware. Para diminuir o tempo de execução de cada iteração, arquiteturas dos tipos pipeline e paralela foram usadas. Foram implementadas e testadas em um dispositivo do tipo FPGA (Field Programmable Gate Array) dezesseis diferentes arquiteturas no total, combinando ou não o algoritmo SMO ou o MP-SMO com pipelining e/ou paralelismo. O tempo de treinamento diminuiu no melhor caso para 1,8% do obtido com o algoritmo SMO implementado sem pipelining nem paralelismo, ou seja, diminuiu em mais de 50 vezes. Esta dissertação apresenta também a análise do custo em área e potência decorrente do aumento da velocidade de treinamento. / Learning Machines, like Artificial Neural Networks (ANNs), Bayesian Networks, Support Vector Machines (SVMs) and others are applied in pattern classification problems. As the test error in SVM is small, it has several applications, such as image recognition, gene selection, text classification, robotics, handwritten recognition and others. Among the developed algorithms for the SVM training, the Sequential Minimal Optimization (SMO) is one of the fastest and the simplest to implement in software. Due to its importance, many improvements have been proposed in order to obtain even faster solutions than the original algorithm. Most of the SVM training implementations are in software. However, in some applications with restrictions of: area, and/or power and/or training time, a hardware implementation is necessary, for example, in some mobile or portable applications. In related previous works, the SVMs were trained in hardware using sets of only tens of examples, and in only one implementation the SMO algorithm was employed. In this work, a modified version of the SMO algorithm, named here the Multiple Pairs SMO (MP-SMO) algorithm, for the SVM training acceleration is presented. The training time reduction is obtained optimizing per iteration one or more pairs of coefficients known as Lagrange Multipliers, instead of only one pair as in the original SMO algorithm. The MP-SMO algorithm has the following features: 1) the optimization of each pair is as simple as in the original SMO algorithm because of the use of the same analytical method. 2) the solution for the pairs of coefficients selection can be chosen between two adapted heuristics for the SMO algorithm. The algorithm was tested optimizing up to two, three and four pairs of coefficients per iteration, and the training time was improved, when compared against the SMO algorithm. The tests for seven benchmarks showed an improvement that ranged from 22.5% to 42.8%. The reduction of the training time of the SMO algorithm executed in hardware is also treated in this dissertation. The algorithms SMO and MP-SMO were completely implemented in dedicated hardware for the Tic-tac-toe endgame benchmark. This benchmark is composed of 958 examples, a number greater than the used in the previous hardware implementations. The implementation of the MP-SMO algorithm is intended to reduce the number of iterations, as in the software implementation, and to include parallelism in the hardware implementation. In order to reduce the iteration execution time, the pipeline and parallel architectures were realized. Sixteen different architectures were implemented and tested on a Field Programmable Gate Array (FPGA) device, combining or not the SMO or MP-SMO algorithm with pipelining and/or parallelism. The training time was reduced to 1.8% of that obtained with the SMO algorithm without neither pipelining nor parallelism, that is, more than 50 times. This dissertation also presents an analysis of the area and power cost of the training speed increase.

No intervalo de valores de frequência de poucos kHz até 1 MHz, nomeado às vezes como região de dispersão ?, as estruturas das células são o principal determinante da impedância do tecido. Esse é o fundamento básico da Espectroscopia da Bioimpedância Elétrica - EBE, a qual tem importância significativa como ferramenta de diagnóstico do câncer de colo no útero - CCU. A EBE consiste na medição de impedância elétrica do tecido cervical para diferentes valores de frequência. A diferença do comportamento no valor da impedância na frequência entre o tecido normal e o cancerígeno é usada para detectar o nível de neoplasia. Um bloco importante do Sistema EBE é o bloco gerador de sinal, o qual está composto principalmente de: a) Oscilador Controlado Numericamente - NCO, b) Conversor Digital - Analógico - DAC e c) Fonte de Corrente Controlada por Tensão - VCCS. O Objetivo do presente trabalho foi o projeto dos blocos principais do Gerador de Sinal para aplicação da Espectroscopia da Bioimpedância Elétrica na Detecção do Câncer no colo do Útero. O Gerador de Sinal é composto de: Oscilador Controlado Numericamente baseado no algoritmo de CORDIC, Conversor Digital - Analógico de 10 bits e Fonte de Corrente Controlada por Tensão. É apresentado o projeto do Oscilador Controlado Numericamente (NCO) de 10 bits baseado na arquitetura iterativa do CORDIC e otimizado em termos da área. O NCO foi implementado na Tecnologia CMOS do Processo da TSMC 180 nm por meio do FREE MINI@SIC IMEC-TSMC 2015. As especificações do projeto foram obtidas dos requerimentos da aplicação da Espectroscopia da Bioimpedância Elétrica - EBE na detecção do Câncer no Colo do Útero - CCU. A arquitetura proposta é composta fundamentalmente de: seletor de frequência de 5 bits, gerador do valor angular, bloco de pré-rotação, unidade aritmética do CORDIC, Unidade de Controle e tabela de busca da referência para arco-tangente. A área do núcleo para este componente foi de 133µmx133µm, ou seja, 0,017689 mm². Foi configurado para gerar 32 valores de frequência de sinais sinusoidais no intervalo de valores de frequência de 100 Hz até 1 MHz com um erro máximo de 0,00623% entre os valores de frequência obtidos da simulação e os resultados experimentais. O Conversor Digital - Analógico foi projetado no nível do esquemático numa arquitetura Current-Steering Segmentada 6-4 com valores de DNL<0,1 LSB e INL<0,2 LSB obtidos na análise de corners. O circuito VCCS foi projetado, simulado e fabricado em Tecnologia CMOS da TSMC 130 nm com polarização de 1,3 V. A Fonte de Corrente de Howland proposta foi baseada no amplificador operacional auto polarizado complementar de cascode dobrado (SB-CFC). De acordo com os requerimentos do padrão internacional IEC:60601-1 o valor pico da corrente sinusoidal foi ajustado em 10 µA. De acordo com aplicação da EBE para a CCD, as especificações do SB-CFC-AO foram calculadas para obter uma corrente sinusoidal na faixa de frequência de 100 Hz até 1 MHz com impedância de saída maior do que 1 MOhm a 1 MHz de frequência. Foram executadas simulações post-layout e os principais resultados foram: 10±0,0035 µA para a amplitude na corrente de saída na faixa de frequência especificada com 5 kOhm de resistência de carga, valores de impedância de saída maiores do 1,6 MOhm a 1 MHz; variações na amplitude da corrente de saída menores do que 0,4% para impedância de carga de 10 Ohm até 5 kOhm. O resultado experimental em termos de não-linearidade apresentou o máximo de 2% da plena escala. De acordo com os resultados obtidos, o desempenho do VCCS é adequado para aplicações da EBE na CCD. / In the frequency range of a few kHz to 1 MHz, sometimes referred to as the ? dispersion region, cell structures are the main determinant of tissue impedance. That is a basic fundamental of Electrical Bio-Impedance Spectroscopy - EBS, which has a significant importance as a diagnostic tool for Cervical Cancer Detection - CCD. EBS consists in the measurements of Electrical Impedance of cervical tissue at different values of frequency. The difference of behavior of impedance value in the frequency of normal tissue and cancerous tissue is used to detect the level of neoplasia. An important block of EBS System is the block signal generator, which is mainly composed of: a) Numerically Controlled Oscillator - NCO, b) Digital to Analog Converter - DAC and c) Voltage Controlled Current Source - VCCS. The aims of this work was to design the main blocks of a Signal Generator for Electrical Bio-Impedance Spectroscopy applied to Cervical Cancer Detection. The signal generator is composed by: CORDIC-Based Numerically Controlled Oscillator, 10-bits Digital-to-Analog Converter and Voltage Controlled Current Source - VCCS. A 10-bit Numerically Controlled Oscillator (NCO) based on the iterative architecture of COordinate Rotation DIgital Computer (CORDIC) optimized in terms of area is presented. The NCO was implemented in a TSMC CMOS 180 nm technology process on the FREE MINI@SIC IMEC-TSMC. The design specifications were obtained from the requirements for application of Electrical Bio-Impedance Spectroscopy (EBS) to Cervical Cancer Detection (CCD). The proposed architecture is basically composed by: 5-bit frequency selector, angle generator, pre-rotator block, CORDIC Arithmetic Unit, Control Unit and lookup table for arctangent reference. The area of this IC for the CORE circuit was 133µm X 133µm, i.e. 0,017689 mm². It was configured in order to generate 32 different frequencies for output sinusoidal signals in the frequency range of 100Hz up to 1MHz with maximum error of 0,00623% in frequency values obtained of comparison of theoretical and experimental results. The 10 bits DAC was implemented in a 6-to-4 Current Steering Segmented architecture with DNL<0,1 LSB and INL<0,2LSB obtained from corners analysis. The circuit VCCS was designed, simulated and fabricated in TSMC 130 nm CMOS technology at 1.3V power supply. The proposed Howland Current Source is based on Self-Biased Complementary Folded Cascode (SB-CFC) Operational Amplifier (OA). Complying with the requirements for medical electrical equipment of international standard ABNT-NBR-IEC-60601-1 the sinusoidal current peak amplitude was settled at 10 µA. In accordance with the requirements of the EBS for CCD, the specifications for the SB-CFC-OA were calculated to meet the 100 Hz to 1 MHz frequency range for the sinusoidal output current and the output impedance higher than 1 MOhm at 1 MHz frequency. Post-layout simulations were run and the main results were: 10 ± 0.0335 µA for the output current peak amplitude over the specified frequency range and with 5 kOhm load impedance; values above 1.6 MOhm output impedance @ 1 MHz; nominal current amplitude variations lower than 0.4% for load impedances in the range of 10 Ohm up to 5 kOhm. And the experimental result for maximum non-linearity was 2% of full scale. From these results, the performance of the VCCS is adequate for EBS-CCD applications.