Global ETD Search

1	Rekonfigurierbare DSP-Datenpfaderweiterungen für energieeffiziente, eingebettete Prozessorkerne Köhler, Stefan, Schirok, Jan, Spallek, Rainer G. 08 June 2007 (has links) (PDF) Die Steigerung der Verarbeitungsleistung eingebetteter Mikroprozessoren gewinnt insbesondere durch zunehmende Bedeutung audiovisueller Datenverarbeitung in Verbindung mit drahtloser Kommunikation ständig an Bedeutung. Die notwendige Performance ist jedoch durch Anwendung klassischer Techniken des Prozessorentwurfs (Pipelining, Superskalarität) nur teilweise erreichbar. In unserem Beitrag möchten wir aufzeigen, daß die erforderliche Verarbeitungsleistung durch den Einsatz dynamisch rekonfigurierbarer Datenpfade bei gleichzeitig erhöhtem Flexibilitätsgrad erreicht werden kann. Anhand von quantitativen Untersuchungen zu Chipflächen und Leistungsbedarf einer 0,18µm CMOS-Standardzellenrealisierung der ARRIVE Architektur- Fallstudie wird ersichtlich, daß durch Einsatz eines einfachen RISC Mikroprozessors erweitert um einen rekonfigurierbaren DSP-Datenpfad eine gute Ausnutzung der vorhandenen Applikationsparallelität verbunden mit einem deutlichem Performancegewinn bei gleichzeitig geringem Chipflächen- und Leistungsbedarf erreichbar ist. Als Quelle des ermittelten und dargestellten Leistungsbedarfs dient dabei eine basierend auf repräsentativen DSP Benchmark-Algorithmen durchgeführte Power-Simulation des Chip-Layouts. ARRIVE-Architekture Eingebettete Mikroprozessoren Verarbeitugsleistung dynamisch rekonfigurierbare Datenpfade ddc:004 ddc:500 Eingebettetes System Technische Informatik
2	Rekonfigurierbare DSP-Datenpfaderweiterungen für energieeffiziente, eingebettete Prozessorkerne Köhler, Stefan, Schirok, Jan, Spallek, Rainer G. 08 June 2007 (has links) Die Steigerung der Verarbeitungsleistung eingebetteter Mikroprozessoren gewinnt insbesondere durch zunehmende Bedeutung audiovisueller Datenverarbeitung in Verbindung mit drahtloser Kommunikation ständig an Bedeutung. Die notwendige Performance ist jedoch durch Anwendung klassischer Techniken des Prozessorentwurfs (Pipelining, Superskalarität) nur teilweise erreichbar. In unserem Beitrag möchten wir aufzeigen, daß die erforderliche Verarbeitungsleistung durch den Einsatz dynamisch rekonfigurierbarer Datenpfade bei gleichzeitig erhöhtem Flexibilitätsgrad erreicht werden kann. Anhand von quantitativen Untersuchungen zu Chipflächen und Leistungsbedarf einer 0,18µm CMOS-Standardzellenrealisierung der ARRIVE Architektur- Fallstudie wird ersichtlich, daß durch Einsatz eines einfachen RISC Mikroprozessors erweitert um einen rekonfigurierbaren DSP-Datenpfad eine gute Ausnutzung der vorhandenen Applikationsparallelität verbunden mit einem deutlichem Performancegewinn bei gleichzeitig geringem Chipflächen- und Leistungsbedarf erreichbar ist. Als Quelle des ermittelten und dargestellten Leistungsbedarfs dient dabei eine basierend auf repräsentativen DSP Benchmark-Algorithmen durchgeführte Power-Simulation des Chip-Layouts. info:eu-repo/classification/ddc/004 ddc:004 info:eu-repo/classification/ddc/500 ddc:500 Eingebettetes System Technische Informatik ARRIVE-Architekture Eingebettete Mikroprozessoren Verarbeitugsleistung dynamisch rekonfigurierbare Datenpfade
3	Software Controlled Clock Modulation for Energy Efficiency Optimization on Intel Processors Schöne, Robert, Ilsche, Thomas, Bielert, Mario, Molka, Daniel, Hackenberg, Daniel 24 October 2017 (has links) (PDF) Current Intel processors implement a variety of power saving features like frequency scaling and idle states. These mechanisms limit the power draw and thereby decrease the thermal dissipation of the processors. However, they also have an impact on the achievable performance. The various mechanisms significantly differ regarding the amount of power savings, the latency of mode changes, and the associated overhead. In this paper, we describe and closely examine the so-called software controlled clock modulation mechanism for different processor generations. We present results that imply that the available documentation is not always correct and describe when this feature can be used to improve energy efficiency. We additionally compare it against the more popular feature of dynamic voltage and frequency scaling and develop a model to decide which feature should be used to optimize inter-process synchronizations on Intel Haswell-EP processors. Mikroprozessoren Intel Hardware-Analyse Performance-Analyse Systemmodellierung Taktmodulation Dynamic voltage and frequency scaling Energieeffizienz Microprocessors Intel Hardware analysis Performance analysis Systems modeling Clock modulation Dynamic voltage and frequency scaling Energy efficiency ddc:004 rvk:ST 170
4	Software Controlled Clock Modulation for Energy Efficiency Optimization on Intel Processors Schöne, Robert, Ilsche, Thomas, Bielert, Mario, Molka, Daniel, Hackenberg, Daniel 24 October 2017 (has links) Current Intel processors implement a variety of power saving features like frequency scaling and idle states. These mechanisms limit the power draw and thereby decrease the thermal dissipation of the processors. However, they also have an impact on the achievable performance. The various mechanisms significantly differ regarding the amount of power savings, the latency of mode changes, and the associated overhead. In this paper, we describe and closely examine the so-called software controlled clock modulation mechanism for different processor generations. We present results that imply that the available documentation is not always correct and describe when this feature can be used to improve energy efficiency. We additionally compare it against the more popular feature of dynamic voltage and frequency scaling and develop a model to decide which feature should be used to optimize inter-process synchronizations on Intel Haswell-EP processors. info:eu-repo/classification/ddc/004 ddc:004

1

Page generated in 0.0669 seconds