La boucle à verrouillage de phase est essentielle dans la génération et la synthèse de fréquence, présent dans les communications RF, l’instrumentation, les capteurs ainsi que beaucoup d’autres domaines. Il existe deux types de dispositifs: la PLL numérique et la PLL analogique. La PLL numérique est essentiellement utilisée dans le domaine de l’instrumentation et dans la génération d’horloge, où les fréquences sont relativement faibles. Quant à la PLL analogique, elle est plus utilisée dans les communications sans fil ainsi que dans les transmetteurs à haut débit, dont la fréquence de fonctionnement est de l’ordre du GHz. Etant donné qu’une PLL est au moins du second ordre, elle peut être sujette à une instabilité pouvant mener à un disfonctionnement du système. Ainsi la méthodologie de conception d’un tel système comporte plusieurs étapes : 1) modélisation linéaire, 2) modélisation comportemental, 3) simulation niveau transistor. Les simulations électriques du comportement transitoire d’une PLL sont très gourmandes en temps. En effet des calculs dont la complexité croit avec le facteur de division sont effectués à chaque itération du signal de référence. Cela constitue un frein technologique, et rend la conception d’une PLL très difficile. Cette thèse se focalise sur le modèle comportemental des PLL analogiques fonctionnant avec des pompes de charge commandées en tension, dont la caractéristique du temps de démarrage qui est hautement non linéaire et même des fois chaotique est sujet critique. L’objectif principal est d’établir une méthodologie de conception efficiente pour les PLL analogiques et leur caractérisation en utilisant la technique évènementielle. / The Charge-Pump Phase Locked Loop (CP-PLL) is a mixed-signal system and the important block for the frequency generation or frequency synthesis in radio frequency communications, instrumentations, metrology, sensors and so on. There are two types of devices: a full digital PLL and an analog PLL. The fully digital PLL is mainly used in instrumentation field and in clock and data recovery circuits where moderate frequency operation is used. For wireless communication or high data-rate optical transceiver analog CP-PLL is the most used architecture where the operating frequency is in the range of GHz. Since a PLL is at least a second order system, it is subjected to an instability that can lead to non-functional device. Thus, common design methodology contains several steps including i) Linear models ii) Behavioral modeling iii) and transistor level simulations. Electrical simulation (like SPICE) of the transient operation of PLL is time consuming and may take up to several weeks. In fact, the simulator must perform, for each time step of the reference signal, calculations where complexity increases with the division factor. This is known as technological bottleneck, designing a PLL at transistor level is very hard in a reasonable time. In this thesis the work is focused on the behavioral modeling of CP-PLL operating with voltage switched charge-pump (VSCP), where the characterization of its transient time “off-locking” and highly non-linear and even in chaotic mode remains a critical issue. The main objective is to establish a fast and efficient modeling and design methodology of high order CP-PLL and its characterization using the event driven technique.