Les travaux présentés dans ce mémoire visent à améliorer la méthodologie de conception et les performances des stratégies de protection contre les décharges électrostatiques (ESD) dans les circuits intégrés. Pour cela, l'approche choisie est basée sur une analyse approfondie de la physique des composants soumis aux ESD et plus particulièrement, les effets des très fortes densités de courant. L'étude, focalisée sur les transistors bipolaires autopolarisés, s'appuie sur la simulation physique 2D et l'utilisation des outils de localisation de défaillance basés sur les techniques de stimulation laser. L'analyse physique en résultant a permis d'une part, de définir des règles de dessin universelles pour l'obtention d'une robustesse ESD élevée et d'autre part, de proposer des macro-modèles de type SPICE originaux pour prendre en compte les effets des fortes densités de courant. Enfin, après avoir mis en évidence plusieurs phénomènes limitant les performances des réseaux de protection, nous avons défini une méthodologie de conception améliorée permettant de les prendre en compte et de garantir la performance des solutions de protections fournies aux concepteurs de circuits.

Les agressions électriques, du type décharges électrostatiques (ESD) et surcharges électriques (EOS), sont à l'origine de plus de 50% des défaillances des circuits intégrés. De plus, avec l'avènement des technologies sans fil et des applications dites "plus électriques" en automobile et dans l'aviation, les spécifications de robustesse à ces agressions se sont considérablement durcies. Dans le même temps, la réduction des dimensions et la complexité croissante des technologies pose le problème de leur susceptibilité à ces contraintes EOS/ESD et de la probabilité non négligeable de génération de défauts latents. Enfin, les niveaux de fiabilité exigés maintenant dans la plupart des applications sont extrêmement élevés. Afin de répondre à ces nouvelles exigences, la détection des défauts latents est devenue indispensable, notamment pour des applications comme celles du domaine spatial. Or, la diminution des dimensions lithographiques a pour conséquence une augmentation des courants de repos des circuits microélectroniques. Cette augmentation rend difficile voire impossible la détection de défauts latents susceptibles de " dé-fiabiliser " des systèmes microélectroniques. Nous avons, dans cette thèse, étudié l'impact de défauts latents induits par stress ESD de type CDM sur la fiabilité de circuits et proposé une nouvelle méthodologie pour leur détection. Issue du domaine des radio fréquences, cette méthodologie basée sur des mesures du bruit basse fréquence nous a permis de mettre en évidence, avec une meilleure sensibilité, des défauts latents dans de simples structures de protections ESD mais aussi dans des circuits commerciaux complexes soumis à des décharges de type CDM. Différentes techniques de localisation par stimulation laser ont été mises en oeuvre pour la détection physique des défauts générés et corroborer l'analyse des mécanismes physiques à l'origine de l'augmentation du bruit.