La miniaturisation des technologies Silicium optimise la surface occupée par les supports de télécommunication mobile. La motivation de cette thèse porte sur la conception d'un amplificateur de puissance en technologie CMOS 65 nm qui permet de répondre au standard UMTS W-CDMA. Ce standard exige une grande linéarité et une forte puissance de sortie afin d'assurer une émission à haut débit sur une longue distance. Cette étude porte sur la compatibilité entre la technologie utilisée et les exigences de ce standard."

Le détecteur LHCb est l'une des quatre expériences de physique des particules installées sur la nouvelle chaîne d'accélération LHC (Large Hadron Collider) du CERN à Genève. Afin de réduire la quantité de données destinées au stockage pour les analyses hors ligne, un dispositif de sélection en ligne des collisions intéressantes selon la physique à étudier est mis en place en parallèle de la chaîne d'acquisition des données. Ce dispositif est composé d'un premier niveau (niveau 0) réalisé par un système électronique complexe et d'un second niveau de sélection réalisé par informatique HLT (High Level Trigger). L'unité de décision de niveau 0 (L0DU) est le système central du niveau 0 de déclenchement. L0DU prend la décision d'accepter ou de rejeter la collision pour ce premier niveau à partir d'une fraction d'informations issues des sous-détecteurs les plus rapides (432 bits à 80 MHz). L'unité de décision est un circuit imprimé 16 couches intégrant des composants de haute technologie de type FPGA (Field Programmable Gate Array) en boîtier BGA (Bill Grid Array). Chaque sous-détecteur transmet ses informations via des liaisons optiques haute vitesse fonctionnant à 1,6 Gbit/s. Le traitement est implémenté en utilisant une architecture pipeline synchrone à 40 MHz. L'unité de décision applique un algorithme de physique simple pour calculer sa décision et réduire le flot de données de 40 MHz à 1 MHz pour le niveau de sélection suivant. L'architecture interne se compose principalement d'un traitement partiel des données destiné à l'ajustement des phases d'horloge, à l'alignement en temps et à la préparation des données pour la partie définition des déclenchements (TDU). L'architecture développée permet de configurer et de paramétrer l'algorithme de prise de décision via le système de contrôle général de l'expérience ECS (Experiment Control System) sans avoir à effectuer une reprogrammation des FPGA.

ce rapport résume les développements réalisés en électronique pour lire le calorimètre à Argon Liquide (LAr) d'ATLAS au LHC puis le R&D effectué dans CALICE pour lire ceux de l'ILC en passant par les circuits développés pour lire les photomultiplicateurs multi-anode (MaPMT) pour OPERA ou pour la luminosité d'ATLAS et qui ont aussi des applications en imagerie médicale. Commencée au début des années 90, le R&D pour la calorimétrie d'ATLAS était extrêmement challenging en termes de vitesse de lecture, tenue aux radiations et précision de mesure. La vitesse élevée a nécessité une nouvelle approche de préamplificateurs de courant plutôt que de charge et la définition du bruit en ENI. Les préamplificateurs ont été développés a Orsay ainsi que les shapers monolithiques, ils sont détaillés dans le chapitre 1 ainsi que les considérations sur le filtrage numérique, qui constituait une nouveauté pour la communauté et qui ne donnait pas les résultas escomptés au début. Le chapitre 2 est consacré au système de calibration, développé et produit par Orsay et dont la performance poussée a nécessité des études approfondies. Le chapitre 3 clôt les études pour ATLAS avec un résumé des mesures qui ont dû être faites sur les 200 000 voies du détecteur pour le comprendre et le modéliser afin d'atteindre partout la précision et l'uniformité meilleures que le pourcent. Ces travaux pour ATLAS se sont achevés en 2004, même si des développements ont été réalisés pour les calorimètres de NA48 et D0 durant cette même période et sur des sujets connexes qui ne sont pas détaillés ici. La prochaine génération de collisionneurs après le LHC nécessitera une nouvelle génération de calorimètres, beaucoup plus granulaires (on parle d' « imaging calorimetry », avec des centaines de millions de canaux) et d'électronique de lecture intégrée dans le détecteur. Les ASICs développés pour cette application dans le cadre de la collaboration « CALICE » sont décrits au chapitre 4. Ils intègrent toutes les fonctions d'amplification, digitisation et lecture intégrée qui ont font de véritables « Systems On Chip » (SoC). Une famille de 3 circuits permet de lire le calorimètre électromagnétique Silicium-Tungstène, les RPCs du calorimètre hadronique digital ou les SiPM du calorimètre hadronique analogique ; très performants et versatiles, ils trouvent de nombreuses applications extérieures Ces circuits ont repris de précédents blocs de chips mis au point dans les années 2000 pour lire les photomultiplicateurs multi-anodes du Target Tracker de l'expérience OPERA puis du luminomètre de l'expérience ATLAS et qui sont décrits au chapitre 5 Ces circuits trouvent une continuation actuelle dans les photodétecteurs intégrés de grandes dimensions, développés pour de futures expériences Neutrino.

Dans le cadre du présent travail nous nous sommes d'abord intéressés aux causes de la dissipation d'énergie dans les cricuits intégrés ainsi qu'aux métriques associées à la mesure des performances. Ensuite les technologies utilisées ont été présentées; il s'agit des technologies bidimensionnelle et tridimensionnelle SOI 100nm grille en T. La version tridimensionnelle est composée de deux couches de transistors tel que le type P soit au dessus du type N. Des méthodologies de conception ainsi que des bibliothèques de cellules standard ont dû être développées pour ces technologies. Finalement, des architectures pour l'arithmétique combinatoire faible consommation ont été modélisées, évaluées et dessinées avec des technologies citées précédemment. Les opérations abordées sont l'addition, la multiplication et la division.

Le travail effectué dans cette thèse porte sur l'étude et la génération d'opérateurs arithmétiques auto-contrôlables. Cette thèse a été motivée par l'importance que prennent les techniques d'autocontrôle des circuits intégrés pour remédier aux problèmes de fiabilité qui sont majorés par la miniaturisation. Les chemins de données sont des parties logiques essentielles dans les microprocesseurs et les microcontrôleurs. La conception de chemins de données fiables est donc un pas important vers la réalisation de microprocesseurs plus sûrs. Dans un premier temps, nous avons étudié et implémenté des multiplieurs auto-contrôlables basés sur le code résidu. Nous avons montré qu'on peut avoir des multiplieurs sûrs en présence de fautes de type collage logique avec un surcoût très faible, notamment dans le cas des multiplieurs de grandes tailles (de 10 à 15% pour les multiplieurs de taille 32x32). Dans un deuxième temps, nous avons généralisé des solutions auto-contrôlables existantes d'opérateurs arithmétiques basés sur la parité. Les nouvelles versions ont plusieurs bits de parité et permettent d'augmenter sensiblement la couverture de fautes dans le cas des fautes transitoires. <br />Les solutions développées sont toutes intégrées dans un outil informatique.

Ce travail de thèse présente une méthode originale pour la simulation symbolique des circuits décrits au niveau algorithmique. Tout d'abord, la description VHDL du circuit est modélisée sous le forme d'un ensemble d'équations récurrentes (SER) qui décrivent l'état du système à un instant donné en fonction des états précédents. Après une extraction automatique du SER du circuit, l'algorithme de simulation VHDL est exécuté pendant un nombre fixe de cycles déterminé par le concepteur. Pendant la simulation, un scénario de test et une simplification par règles de substitution sont appliqués pour obtenir les expressions symboliques ou numériques de chaque objet du circuit (registre, signal ou port de sortie). Trois modes de test (raisonnement, exécution et mixte) sont définis et expliqués en se basant sur la distinction entre la partie opérative et la partie contrôle de circuit. Le simulateur symbolique et le compilateur sont implémentés avec l'aide du système Mathematica. <br />Une méthodologie de vérification autour de la simulation symbolique avec SER est proposée. Plusieurs paradigmes de vérification (la correspondance de forme, la démonstration de théorèmes et SAT) sont employés sur les résultats de la simulation symbolique pour valider ou prouver les propriétés du circuit. La méthodologie est montrée sur deux circuits de taille réelle (un filtre numérique et une mémoire) et sur de nombreux cas académiques.

Cette these presente une contribution a la compilation de silicium. Elle traite de l'integration d'un outil de synthese architecturale dans<br />les environnements de CAO existants. Il s'agit de la personnalisation de l'architecture abstraite, resultat de la synthese de haut niveau, pour la<br />generation d'une description compatible avec les outils de simulation et de synthese au niveau transfert de registres. Le but etant d'offrir<br />plusieurs modeles architecturaux utilisant differents modeles de synchronisation afin de couvrir les besoins de differentes applications. Apres<br />une introduction de l'outil de synthese architecturale AMICAL et de plusieurs modeles architecturaux au niveau transfert de registres, cette these<br />presente une methode et un outil pour la personnalisation de l'architecture abstraite generee par AMICAL et la traduction des fichiers de sortie<br />donnes en SOLAR en leurs equivalents VHDL. Finalement, une etude comparative des differents modeles architecturaux sur plusieurs<br />exemples est detaillee. Cette etude montre qu'il faut plusieurs modeles architecturaux pour differentes applications. Ces modeles architecturaux<br />se differencient entre eux par leur structure, leur bibliotheque de macro-composants et leur modele de synchronisation utilise.

Mon projet de recherche s'applique en premier lieu à développer et adapter les activités sur lesquelles je travaille depuis 14 ans, à savoir la conception et la réalisation de circuits (amplificateurs et filtres) micro-ondes pour des applications embarquées sur les répéteurs satellite. Pour illustrer cette volonté, j'ai exposé deux des thèmes de recherche (filtres multimodes en bande Ka et amplificateur de puissance à ondes travelling sur substrat silicium), sachant que j'aurai pu également évoquer le fait d'appliquer la méthode des fréquences réelles au traitement des fréquences harmoniques pour les amplificateurs fortement non-linéaires de puissance.<br />Les autres axes de recherche présentés sont tous dans le domaine de la conception de circuits dits radiofréquences. La particularité de ces circuits à application téléphonie mobile ou WLAN se situe au niveau des nouvelles techniques de conception qui diffèrent de l'approche classique du concepteur analogique ; en effet, elles font souvent intervenir des caractérisations électromagnétiques afin d'extraire des modèles électriques équivalents (balun, résonateur BAW). De plus, la montée en fréquence pour certaine des applications RF, autorisant des débits plus grands et donc des bandes passantes plus large (UWB), ou encore les systèmes multi-bande et multi-mode (GSM, DCS, PCS WCDMA, bluetooth) nécessitent des circuits d'adaptation multi-bande ou large bande dont certains pourront directement s'inspirer des architectures micro-ondes existantes.<br />Mon projet de recherche consiste donc à appliquer une approche micro-onde à la conception de circuits intégrés sur silicium. Il ne s'agit évidemment pas de la substituer à l'approche analogique classique, mais au contraire à rendre les deux approches complémentaires, afin qu'elles s'en enrichissent.

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La technologie facilite l'intégration de nombreux composants sur une puce pour atteindre les performances et les besoins exigés par les applications. La tendance est à l'augmentation de la complexité de tels systèmes, appelés systèmes monopuces. <br />Les systèmes monopuces sont sur un marché très concurrentiel, et l'arrivée rapide du produit sur le marché est très importante. De plus, le coût lié à la conception des parties matérielles et logicielles est très élevé. Détecter une erreur après fabrication entraîne un surcoût financier et de temps non acceptable. Ceci nous entraîne vers les deux problèmes traités dans ce travail de thèse : s'assurer que la système est correct avant sa fabrication et accélérer le processus de conception.<br />Après avoir évalué plusieurs techniques de vérification, nous pensons que le prototypage sur plateforme reconfigurable est une solution adaptée pour les problèmes mentionnés. Ce prototypage permet de vérifier rigoureusement les systèmes grâce à une vitesse élevée, et de tester le système dans son environnement d'utilisation. Il accélère aussi la conception en permettent le développement de certaines couches logicielles avant que le système soit fini.<br />Pour obtenir rapidement un prototype à partir d'une description RTL d'une application, nous proposons un flot de prototypage basé sur une plateforme reconfigurable. Ce flot est composé de quatre étapes : allocation, configuration de la plateforme, adaptation de l'application, et génération du code.<br />Dans l'allocation, les concepteurs associent chaque partie de l'architecture à un nœud de prototypage de la plateforme. Ces associations indiquent sur quelles parties de la plateforme reconfigurable sont réalisées les parties de l'architecture de l'application. La configuration est la réorganisation de la plateforme reconfigurable. L'adaptation consiste à modifier l'application pour satisfaire aux caractéristiques de la plateforme reconfigurable. Cette étape est effectuée si la plateforme ne peut pas être configurée pour s'adapter aux besoins de l'application. Enfin, la génération du code est un processus standard tel que la compilation et l'édition de lien des logiciels, la synthèse logique, le placement sur FPGA, et le routage.<br />Ce flot a été validé en réalisant le prototypage des applications VDSL et DivX. La plateforme utilisée est une plateforme ARM Integrator avec une carte mère, quatre modules processeurs ARM, et d'un module FPGA communiquant à travers un bus AMBA AHB. Une expérience de co-émulation a également été réalisée pour explorer les difficultés et les avantages de cette technique. L'avantage principal est qu'on peut profiter de l'observabilité de la simulation et de la vitesse de l'émulation. <br />Ce travail de thèse montre que l'on peut obtenir rapidement un prototype en utilisant le flot propose sur une plateforme reconfigurable et aussi faciliter le développement des parties logicielles pour accélérer la conception. La configurabilité de plateforme de prototypage et l'intégration du flot de prototypage sur un flot de conception des systèmes restent des problématiques à approfondir.