International Telemetering Conference Proceedings / October 26-29, 1998 / Town & Country Resort Hotel and Convention Center, San Diego, California / The Space Sensing & Vehicle Control Branch of the Air Force Research Laboratory and Voss Scientific, Albuquerque, NM, are developing an advanced PC and COTS-based satellite telemetry processing, analysis and display system known as the PC-Satellite Telemetry Server (PC-STS). This program grew out of a need to develop less expensive, more capable, more flexible, and expandable solutions to the satellite telemetry analysis requirements of the Air Force. Any new system must employ industry standard, open architecture, network and database protocols allowing for easy growth and migration to new technologies, as they become available. Thus, the PC-STS will run on standard personal computers and the Windows NT operating system. The focus of this work and this paper is the Telemetry Server component, and in particular, the custom-built decommutation board. The decommution board will be capable of processing frame formatted and CCSDS packet telemetry. It will be capable of fully decommutating telemetry data, converting raw data to engineering units, and providing this data to the Telemetry Server host. Time tagged engineering units or minor frames of telemetry will be transmitted to the Telemetry Server processor via on-board memory buffers. The decom board uses the PCI bus, programmable DSPs, considerable on-board memory, and a SCSI bus for local archiving. This paper presents the general architecture of the PC-STS, and discusses specific design considerations. These include trade-offs made during the design of the board’s hardware and software, operational specifications, and graphical user interfaces to program, monitor, and control the board.

No description available.

Tato disertační práce se zabývá využitím programovatelných hradlových polí (FPGA) v diagnostice měničů, využívajících spínaných IGBT tranzistorů. Je zaměřena na budiče těchto výkonových tranzistorů a jejich struktury. Přechodné jevy veličin, jako jsou IG, VGE, VCE během procesu přepínání (zapnutí, vypnutí), mohou poukazovat na degradaci IGBT. Pro měření a monitorování těchto veličin byla navržena nová architektura budiče IGBT. Rychlé měření a monitorování během přepínacího děje vyžaduje vysokou vzorkovací frekvenci. Proto jsou navrhovány paralelní vysokorychlostní AD převodníky (> 50 MSPS). Práce je zaměřena převážně na návrh zařízení s FPGA včetně hardware a software. Byla navržena nová deska plošných spojů s FPGA, která plní požadované funkce, jako je řízení IGBT pomocí vícenásobných paralelních koncových stupňů, monitorování a diagnostiku, a propojení s řídicí jednotkou měniče.