Cette thèse porte sur la conception d’amplificateurs de puissance reconfigurables en technologie CMOS avancée pour une application cellulaire de 4ème génération. Dans les systèmes de communication sans fil, le rendement énergétique est un critère primordial qui impacte la durée d’utilisation de la batterie. Principalement déterminé par la consommation d’énergie du transmetteur, il est plus particulièrement lié à celle de l’amplificateur de puissance (PA). Pour les terminaux mobiles de 4ème génération (4G), les techniques de transmission et les modulations utilisées pour atteindre les débits de données visés induisant une dynamique importante du signal à transmettre, l’implémentation de techniques d’amélioration du rendement autour du PA devient indispensable, afin de le reconfigurer en puissance.Nous avons mis au point dans ce travail de recherche des architectures innovantes utilisant les techniques d’amélioration du Power Cell Switching (PCS) et de l’Envelope Tracking (ET). Le double objectif visé étant d’améliorer significativement le rendement pour les faibles niveaux de puissance et d’apporter de la flexibilité par rapport à un PA utilisé seul. Une première architecture utilisant la technique du PCS totalement intégré en technologie CMOS 65nm de STMicroelectronics, mettant en œuvre des transformateurs comme combineurs de puissance, a été réalisée pour valider la fonctionnalité du concept proposé. Puis une deuxième architecture combinant les techniques du PCS et de l’ET a été conçue, afin d’évaluer les avantages qu’apporte la combinaison de ces deux techniques par rapport à un PA fonctionnant seul et à un PA développé utilisant la technique du PCS. / This thesis deals with the design of reconfigurable power amplifiers implemented in CMOS technology for 4G LTE application. For the next generation communication systems such as 4G LTE, orthogonal frequency division multiplexing (OFDM) is employed for a wideband communication. Indeed, signal information is encoded both in amplitude and phase domains, which results in a higher peak to average power ratio than for 2G and 3G systems. Consequently, the overall power amplifier (PA) efficiency does not only depend on efficiency at maximum power, but also and mainly on efficiency at back-off level where the PA operates most of the time. Obviously, classical PA architectures do not address this problem, because it can only achieve maximum efficiency at a single power level, usually around the peak output power. Therefore, the overall efficiency of the PA is considerably low and efficiency improvement techniques are required to increase the battery life-time. This thesis exposes innovative architectures using Power Cell Switching (PCS) and Envelope Tracking (ET) techniques. The main objective of the proposed architectures is to significantly improve the average efficiency in comparison with a stand-alone power amplifier at power back-off. Consequently, a reconfigurable PA architecture using a 4-step PCS technique has been implemented in CMOS 65nm technology. A second architecture was designed to evaluate the improvement obtained with the combination of these two techniques.