Made available in DSpace on 2014-06-12T15:59:44Z (GMT). No. of bitstreams: 2 arquivo5532_1.pdf: 2107348 bytes, checksum: f54c0cde06194bb510ceea86f3c8cf6a (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2006 / Atualmente, os dispositivos eletrônicos digitais programáveis vêm trazendo grandes avanços quando na prototipação e na implementação de sistemas embarcados, especialmente aqueles que apresentam algum tipo de computação embarcada. Estes dispositivos são largamente utilizados em áreas como telecomunicações, redes de computadores, tratamento de sinais, controle, etc. Particularmente, dispositivos lógicos programáveis como os FPGAs (Field Programmable Gate Arrays) têm apresentado vantagens especiais por apresentarem características e recursos computacionais implementadas em hardware, em sua reconfiguração. Esta característica permite que este tipo de dispositivo possa ser reprogramado total ou parcialmente de acordo com a demanda do projeto, através de núcleos de hardware previamente sintetizado e armazenado em bibliotecas de componentes. O principal problema a ser abordado neste trabalho diz respeito à necessidade de ferramentas adequadas para análise e síntese de aplicações com características de tempo real em hardware reconfigurável. Estas aplicações, que no contexto deste trabalho, são implementadas em hardware, necessitam ter suas tarefas adequadamente escalonadas ao longo do tempo, de acordo com os requisitos temporais impostos pela aplicação. A forma como esta distribuição de tarefas é feita pode degradar o desempenho do sistema ou fazer com que não seja possível garantir que todos os requisitos da aplicação sejam atendidos. O objetivo desta Tese é portanto, propor um novo método de escalonamento de tarefas para aplicações em tempo real em arquiteturas parcial e dinamicamente reconfiguráveis baseadas em FPGAs. A metodologia proposta, usa como linguagem interna para representação e modelagem de sistemas, redes de Petri temporizadas. Para tal, considera-se inicialmente as especificações temporais da aplicação como um todo e particularmente de cada tarefa que compõe a aplicação, a interdependência de dados entre estas tarefas e a arquitetura onde será implementada a aplicação. Nesta tese é apresentado o estado da arte em projetos com FPGAs, bem como uma revisão dos métodos de escalonamento de tarefas que podem ser implementados em sistemas baseados nestes dispositivos. As principais contribuições desta tese referem-se a geração de um conjunto de escalonamentos que atendam as especificções de precedencia e de tempo da aplicação e a seleção de um escalonamento em particular que apresente o melhor desempenho temporal do conjunto gerado para implementação em FPGA. De acordo com estes levantamentos e juntamente com os resultados obtidos, conclui-se que a metodologia desenvolvida representa uma efetiva contribuição ao projeto de sistemas dinamicamente reconfiguráveis. Exemplos são discutidos como forma de demonstrar a metodologia sugerida bem como, suas vantagens e limitações

Made available in DSpace on 2014-06-12T15:59:50Z (GMT). No. of bitstreams: 2 arquivo5650_1.pdf: 2595763 bytes, checksum: 42fc72bb1ec45c1ac0cfbbcdfa706d6d (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2007 / Conselho Nacional de Desenvolvimento Científico e Tecnológico / Há um grande interesse por parte dos pesquisadores em relação às características de autoreconfiguração e auto-adaptação presentes em plataformas modernas de hardware baseadas em dispositivos lógicos dinamicamente reconfiguráveis FPGAs (Field Programmable Gate Arrays). Alguns destes dispositivos apresentam características ainda mais específicas, permitindo sua reconfiguração parcial e dinâmica, o que permite que, parte da lógica, possa ser modificada enquanto o restante do circuito permanece em operação. O objetivo desta dissertação é desenvolver uma Plataforma de Reconfiguração Dinâmica baseada em FPGAs, que permita a execução de aplicações utilizando os métodos de hardware virtual, permitindo modificações nas configurações parciais em hardware, processamento massivo de dados, etc. Esta plataforma é um estudo de caso em reconfiguração dinâmica para implementação real dos trabalhos de pesquisa em Escalonamento de Tarefas e Particionamento Temporal. Esta plataforma híbrida, denominada Aquarius, é composta pelas plataformas Altera e Xilinx, baseadas nos dispositivos FPGAs Stratix-II e Virtex-II, respectivamente. A plataforma Altera oferece todo o suporte para reconfiguração do dispositivo da Xilinx. Esta plataforma é controlada por um processador soft-core Nios da Altera, o qual possui o suporte de um SO uCLinux, além de device drivers especialmente desenvolvidos para reconfiguração do dispositivo da Xilinx. Um módulo de reconfiguração especial, o IP-SelectMAP, foi desenvolvido para programação do hardware dinâmica e parcialmente reconfigurável. Este módulo recebe informações da plataforma da Altera, através dos device drivers, os bitstreams, arquivos responsáveis pela programação do dispositivo da Xilinx. Todos os bitstreams de configuração são previamente escalonados de acordo com a aplicação do usuário. Desenvolver sistemas de reconfiguração dinâmica ainda é um desafio, porque sua implementação é complexa e por haver poucas plataformas de hardware e software para projetá-los. No entanto, metodologias de projeto como as aqui propostas, permitem que novas classes de hardware virtual possam ser, no futuro, mais facilmente utilizados, assim como, soluções reais, em processamento massivo de dados em plataforma Multi-FPGAs