La réduction (« scaling ») continue des dimensions des transistors MOSFET nous a conduits à l'ère de la nanoélectronique. Le transistor à effet de champ multi-grilles (MultiGate FET, MuGFET) avec l'architecture «nanofil canal» est considéré comme un candidat possible pour le scaling des MOSFET jusqu'à la fin de la roadmap. Parallèlement au scaling des CMOS classiques ou scaling suivant la loi de Moore, de nombreuses propositions de nouveaux dispositifs, exploitant des phénomènes nanométriques, ont été faites. Ainsi, le transistor monoélectronique (SET), utilisant le phénomène de «blocage de Coulomb», et le transistor à atome unique (SAT), en tant que transistors de dimensions ultimes, sont les premiers dispositifs nanoélectroniques visant de nouvelles applications comme la logique à valeurs multiples ou l'informatique quantique. Bien que le SET a été initialement proposé comme un substitut au CMOS («Au-delà du dispositif CMOS»), il est maintenant largement considéré comme un complément à la technologie CMOS permettant de nouveaux circuits fonctionnels. Toutefois, la faible température de fonctionnement et la fabrication incompatible avec le procédé CMOS ont été des contraintes majeures pour l'intégration SET avec la technologie FET industrielle. Cette thèse répond à ce problème en combinant les technologies CMOS de dimensions réduites, SET et SAT par le biais d'un schéma d'intégration unique afin de fabriquer des transistors « Trigate » nanofil. Dans ce travail, pour la première fois, un SET fonctionnant à température ambiante et fabriqués à partir de technologies CMOS SOI à l'état de l'art (incluant high-k/grille métallique) est démontré. Le fonctionnement à température ambiante du SET nécessite une île (ou canal) de dimensions inférieures à 5 nm. Ce résultat est obtenu grâce à la réduction du canal nanofil ‘‘trigate'' à environ 5 nm de largeur. Une étude plus approfondie des mécanismes de transport mis en jeu dans le dispositif est réalisée au moyen de mesures cryogéniques de conductance. Des simulations NEGF tridimensionnelles sont également utilisées pour optimiser la conception du SET. De plus, la cointégration sur la même puce de MOSFET FDSOI et SET est réalisée. Des circuits hybrides SET-FET fonctionnant à température ambiante et permettant l'amplification du courant SET jusque dans la gamme des milliampères (appelé «dispositif SETMOS» dans la littérature) sont démontrés de même que de la résistance différentielle négative (NDR) et de la logique à valeurs multiples. Parallèlement, sur la même technologie, un transistor à atome unique fonctionnant à température cryogénique est également démontré. Ceci est obtenu par la réduction de la longueur de canal MOSFET à environ 10 nm, si bien qu'il ne comporte plus qu'un seul atome de dopant dans le canal (diffusée à partir de la source ou de drain). A basse température, le transport d'électrons à travers l'état d'énergie de ce dopant unique est étudié. Ces dispositifs fonctionnent également comme MOSFET à température ambiante. Par conséquent, une nouvelle méthode d'analyse est développée en corrélation avec des caractéristiques à 300K et des mesures cryogéniques pour comprendre l'impact du dopant unique sur l'échelle MOSFET à température ambiante. / Continuous scaling of MOSFET dimensions has led us to the era of nanoelectronics. Multigate FET (MuGFET) architecture with ‘nanowire channel' is being considered as one feasible enabler of MOSFET scaling to end-of-roadmap. Alongside classical CMOS or Moore's law scaling, many novel device proposals exploiting nanoscale phenomena have been made either. Single Electron Transistor (SET), with its unique ‘Coulomb Blockade' phenomena, and Single Atom Transistor (SAT), as an ultimately scaled transistor, are prime nanoelectronic devices for novel applications like multivalued logic, quantum computing etc. Though SET was initially proposed as a substitute for CMOS (‘Beyond CMOS device'), it is now widely considered as a compliment to CMOS technology to enable novel functional circuits. However, the low operation temperature and non-CMOS fabrication process have been major limitations for SET integration with FET. This thesis makes an effort at combining scaled CMOS, SET and SAT through a single integration scheme enabling trigate nanowire-FET, SET or SAT. In this work, for the first time, fabrication of room temperature operating SET on state-of-the-art SOI CMOS technology (featuring high-k/metal gate) is demonstrated. Room temperature operation of SET requires an island (or channel) with dimensions of 5 nm or less. This is achieved through reduction of trigated nanowire channel to around 5 nm in width. Further study of carrier transport mechanisms in the device is carried out through cryogenic conductance measurements. Three dimensional NEGF simulations are also employed to optimize SET design. As a step further, cointegration of FDSOI MOSFET and SET on the same die is carried out. Room temperature hybrid SET-FET circuits enabling amplification of SET current to micro-ampere range (proposed as ‘SETMOS device' in literature), negative differential resistance (NDR) and multivalued logic are shown. Alongside this, on the same technology, a Single Atom Transistor working at cryogenic temperature is also demonstrated. This is achieved through scaling of MOSFET channel length to around 10 nm that enables having a single dopant atom in channel (diffused from source or drain). At low temperature, electron transport through the energy state of this single dopant is studied. These devices also work as scaled MOSFETs at room temperature. Therefore, a novel analysis method is developed correlating 300 K characteristics with cryogenic measurements to understand the impact of single dopant on scaled MOSFET at room temperature.

La r eduction (\scaling") continue des dimensions des transistors MOS- FET nous a conduits a l' ere de la nano electronique. Le transistor a ef- fet de champ multi-grilles (MultiGate FET, MuGFET) avec l'architecture \nano l canal" est consid er e comme un candidat possible pour le scaling des MOSFET jusqu' a la n de la roadmap. Parall element au scaling des CMOS classiques ou scaling suivant la loi de Moore, de nombreuses propo- sitions de nouveaux dispositifs, exploitant des ph enom enes nanom etriques, ont et e faites. Ainsi, le transistor mono electronique (SET), utilisant le ph enom ene de \blocage de Coulomb", et le transistor a atome unique (SAT), en tant que transistors de dimensions ultimes, sont les premiers disposi- tifs nano electroniques visant de nouvelles applications comme la logique a valeurs multiples ou l'informatique quantique. Bien que le SET a et e ini- tialement propos e comme un substitut au CMOS (\Au-del a du dispositif CMOS"), il est maintenant largement consid er e comme un compl ement a la technologie CMOS permettant de nouveaux circuits fonctionnels. Toutefois, la faible temp erature de fonctionnement et la fabrication incompatible avec le proc ed e CMOS ont et e des contraintes majeures pour l'int egration SET avec la technologie FET industrielle. Cette th ese r epond a ce probl eme en combinant les technologies CMOS de dimensions r eduites, SET et SAT par le biais d'un sch ema d'int egration unique a n de fabriquer des transistors \Trigate" nano l. Dans ce travail, pour la premi ere fois, un SET fonction- nant a temp erature ambiante et fabriqu es a partir de technologies CMOS SOI a l' etat de l'art (incluant high-k/grille m etallique) est d emontr e. Le fonctionnement a temp erature ambiante du SET n ecessite une le (ou canal) de dimensions inf erieures a 5 nm. Ce r esultat est obtenu grce a la r eduction du canal nano l "trigate" a environ 5 nm de largeur. Une etude plus ap- profondie des m ecanismes de transport mis en jeu dans le dispositif est r ealis ee au moyen de mesures cryog eniques de conductance. Des simula- tions NEGF tridimensionnelles sont egalement utilis ees pour optimiser la conception du SET. De plus, la coint egration sur la m^eme puce de MOS- FET FDSOI et SET est r ealis ee. Des circuits hybrides SET-FET fonction- nant a temp erature ambiante et permettant l'ampli cation du courant SET jusque dans la gamme des milliamp eres (appel e \dispositif SETMOS" dans la litt erature) sont d emontr es de m^eme que de la r esistance di erentielle n egative (NDR) et de la logique a valeurs multiples. Parall element, sur la m^eme technologie, un transistor a atome unique fonc- tionnant a temp erature cryog enique est egalement d emontr e. Ceci est obtenu par la r eduction de la longueur de canal MOSFET a environ 10 nm, si bien qu'il ne comporte plus qu'un seul atome de dopant dans le canal (dif- fus ee a partir de la source ou de drain). A basse temp erature, le trans- port d' electrons a travers l' etat d' energie de ce dopant unique est etudi e. Ces dispositifs fonctionnent egalement comme MOSFET a temp erature am- biante. Par cons equent, une nouvelle m ethode d'analyse est d evelopp ee en corr elation avec des caract eristiques a 300K et des mesures cryog eniques pour comprendre l'impact du dopant unique sur les caracteristiques du MOSFET a temp erature ambiante.