Orientador: Mauricio Ferreira Magalhães / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-21T13:46:35Z (GMT). No. of bitstreams: 1 Vieira_SibeliusLellis_D.pdf: 10404645 bytes, checksum: 16d3cc620d9d7a89700ad99ff249c84e (MD5) Previous issue date: 1994 / Resumo: Atualmente, uma abordagem metodológica formal é fundamental para se construir sistemas computacionais de caráter crítico. Estes sistemas, denominados SIstemas de Tempo-Real Crítico(STRC), baseiam-se no fato de que as restrições temporais quantitativas devem ser obedecidas. Tal característica se deve ao fato de que STRCs são, em geral, sistemas dedicados integrados em sistemas maiores que monitoram e controlam um ambiente físico. Este trabalho está inserido dentro do paradigma de flexibilidade e previsibilidade para STRCs que consistem, respectivamente, na capacidade de adaptação do sistema a um ambiente variável e, ao mesmo tempo, na capacidade de prever que determinados comportamentos, que comprometam a operação do sistema, nunca irão ocorrer. Vamos nos concentar na busca de soluções para testes de escalonabilidade que sejam apropriados para STRCs em ambientes dinâmicos. Portanto, estaremos lidando com sistemas onde as tarefas computacionais têm parâmetros que variam no tempo. Serão abordados vários modelos de escalonamento de tarefas, tanto periódicas quanto esporádicas, partindo-se de situações mais simples, onde as tarefas são independentes e, portanto, completamente preemptíveis, até situações onde as tarefas podem apresentar relações de precedência. Inicialmente, investigamos a escalonabilidade de um conjunto de tarefas periódicas com prazo arbitrário, através do fator de utilização. Propomos um teste de escalonabilidade adequado aos propósitos de um escalonamento on-line eficiente, A ,partir daí, verificamos que um servidor esporádico dinâmico pode ser empregado para o teste de escalonabilidade de tarefas em tempo de execução, e apresentamos uma condição suficiente para o escalonamento de tarefas esporádicas em tempo de execução, bem como, reformulamos uma condição necessária e suficiente, de tal forma a atender os requisitos de teste rápido. Através de simulações, analisamos o nível de eficiência das condições suficientes e da condição exata proposta. Para garantir que as tarefas esporádicas essenciais possam cumprir seus prazos, mesmo em situações de sobrecarga, propomos um algoritmo de escalonamento que garanta que tarefas mais importantes possam ser escalonadas com sucesso. Verificamos que o algoritmo proposto, embora seja computacionalmente rápido, tem uma eficiência muito próxima à eficiência de um algoritmo ótimo para o problema referido. Por fim, tratamos o caso em que algumas tarefas periódicas mantêm relações de interdependência, de tal forma a produzir um teste global de escalonabilidade para tarefas periódicas que possuem relações de precedência e tarefas esporádicas com grau de funcionalidade diferente, procurando maximizar a utilização da UCP e garantir a escalonabilidade de tarefas essenciais / Abstract: Nowadays, the design and implementation of Hard Real-Time(HRT) Systems can only be accomplished through a formal methodological approach. These HRT systems are based upon the fact that the quantitative temporal behaviour must be meto Otherwise, severe negative consequences may occur and be spread in the environment. Such behaviour is due to the fact that HRT systems are, generally, embebbed in larger systems that control physical processes. This work is closely tied to the fiexibility and predictability paradigm. This paradigm requires that the HRT system must be fiexible enough to adapt to its environment, and, at the same time, that the desired behaviour will be guaranteed to occur, insuring a safe system. Flexibility relates itself to dynamic reconfiguration( on-line), while predictability will guarantee that the behaviour is according to what is expected. In this way, these aspects may confiict with each other. In this work, we search for schedulability tests that are suitable when dealing with dynamic environment HRT systems. Thus, we allow systems whose comimtational tasks might have varying parameters, for example, variable worst case execution time. The research core contributes to the scheduling theory of periodic and sporadic tasks, particularly when on-line tests are necessary. It will be seen several scheduling models of periodic and sporadic tasks, from the very simple assumptions, where tasks are independent and completely preemptible, up to cases where precedence relations occurs. Initially, we investigate the schedulability of a periodic task set with arbitrary deadlines, through the utilization factor. We propose a schedulability test that is suitable to online scheduling. Then, we drift to a dynamic sporadic server, that can be used as a schedulability test at execution time, and we provide a suflicient condition for sporadic test scheduling as well as redesign an exact condition in order to fullfill the timetable. Through the simulations, we analyse how accurate our condition is working. In order to guarantee that the most important sporadic tasks will met their temporal constraints, even operating at overload, we propose a scheduling algorithm that will try to guarantee important tasks and not to jeopardize urgent tasks. We show that our algorithm is computationally fast and has a great eflicient average. Finally, we deal with periodic tasks that present precedence relations, such that they can be embebbed in a system with sporadic and independent periodic tasks and the overall schedulability may be tested on-line. So, our thesis is very concerned about fiexible environments, as we employ on-line tests, as well as predictable issues, dictated by the applications / Doutorado / Automação / Doutor em Engenharia Elétrica

Orientador: Mauricio Ferreira Magalhães / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-19T09:54:57Z (GMT). No. of bitstreams: 1 SilvaJunior_AlfredoFranciscoda_M.pdf: 5599087 bytes, checksum: ff38a33c7aecfe4670a43e7d20c8a1d6 (MD5) Previous issue date: 1994 / Resumo: Neste trabalho é proposto um depurador de sistemas de tempo real denominado DEBUGMOSI. O ambiente de depuração prevê duas formas de operação: a) Utilização de duas máquinas distintas, uma "rodando" o depurador e outra a aplicação, interligadas por linha serial para tratar os níveis iniciais de desenvolvimento ou testes, onde o objetivo é verificar a existência de erros graves de projeto e validar algoritmos, nestas fases o fator tempo pode ser relegado a um segundo plano. Normalmente; b) Uso de uma única máquina contendo o depurador. A entrada deste último é um arquivo de eventos gerado pelo próprio núcleo de tempo real quando da execução da aplicação em uma sessão anterior, sem a participação do depurador. Dessa forma, é possível conseguir-se um "replay" da execução do aplicativo sob teste. A vantagem do uso desta técnica é a possibilidade de se repetir a execução do arquivo de eventos diversas vezes, garantindo sempre o mesmo comportamento, assim como da não influência do depurador nos resultados obtidos possibilitando seu uso em casos em que as restrições de tempo sejam severas / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Ciência da Computação, Florianópolis, 2009. / Made available in DSpace on 2012-10-24T14:34:09Z (GMT). No. of bitstreams: 1 273314.pdf: 2266066 bytes, checksum: 83e4bc5c0b960d6d3a72b771d0afd71e (MD5) / A tractografia por propagação de linhas é um método que, com base na ressonância magnética de tensores de difusão (DT-MRI), revela in vivo a disposição dos tratos neurais no cérebro humano. O alto custo computacional da tractografia, porém, implica um tempo de espera significativamente longo para o cálculo e exibição dos resultados. Esse tempo pode ser reduzido executando-se a tractografia de forma paralela, já que as trajetórias encontradas pelo método de propagação de linhas são independentes umas das outras. Uma plataforma atrativa para a execução paralela de programas é oferecida pelas unidades de processamento gráfico (GPUs) das placas de vídeo atuais. Desse modo, este trabalho propõe a execução paralela da tractografia por propagação de linhas em GPUs através da tecnologia CUDA. Experimentos foram conduzidos para avaliar o desempenho da tractografia em um processador central (CPU) e quatro GPUs distintas. Os resultados mostram que as GPUs são, no melhor caso, até 38 vezes mais velozes que a CPU na execução da tractografia, e até 8 vezes mais rápidas no pior caso. A velocidade obtida através das GPUs permite que os resultados tractográficos sejam calculados e exibidos em tempo real para um número de trajetórias superior a 3.000.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-graduação em Ciência da Computação / Made available in DSpace on 2012-10-22T16:21:29Z (GMT). No. of bitstreams: 1 233629.pdf: 3766536 bytes, checksum: e109e6ae29ea4b6b75e0b93be252f0eb (MD5) / Este trabalho apresenta um método de complexidade linear para correlacionamento estéreo de tempo-real, no qual o tempo de processamento depende apenas da resolução do par de imagens. Regiões ao longo de cada linha epipolar são indexadas para produzir o mapa de disparidades, ao invés de realizar uma busca pela melhor correlação. Métodos locais atuais não possuem complexidade linear, uma vez que dependem de uma busca através de um espaço de possíveis correlações. O método apresentado é limitado a um conjunto de câmeras paralelas ou um par de imagens retificadas, porque todas as disparidades devem ocorrer na mesma direção e sentido. Uma restrição de continuidade é aplicada para remover falsas correlações. O mapa resultante é semi-denso, mas as disparidades são bem distribuídas e as áreas esparsas são preenchidas satisfatoriamente através de interpolação baseada no ponto mais próximo. Nenhum ajuste específico de parâmetros é necessário. Resultados experimentais com conjuntos de dados padrão alcançam aproximadamente 90% de acurácia, usando metodologia de teste bem conhecida e os mesmos parâmetros em todos os testes.

Submitted by Diogo Barreiros (diogo.barreiros@ufba.br) on 2017-02-17T14:47:00Z No. of bitstreams: 1 flavia maristela santos nascimento.pdf: 1166834 bytes, checksum: 576c7c98a85b5cc824a7869fbb31347e (MD5) / Approved for entry into archive by Vanessa Reis (vanessa.jamile@ufba.br) on 2017-02-17T14:58:14Z (GMT) No. of bitstreams: 1 flavia maristela santos nascimento.pdf: 1166834 bytes, checksum: 576c7c98a85b5cc824a7869fbb31347e (MD5) / Made available in DSpace on 2017-02-17T14:58:14Z (GMT). No. of bitstreams: 1 flavia maristela santos nascimento.pdf: 1166834 bytes, checksum: 576c7c98a85b5cc824a7869fbb31347e (MD5) / Sistemas de tempo real tem sido amplamente utilizados no contexto de sistemas mecatrônicos uma vez que, para controlar entidades do mundo real, ´e necessário considerar tanto seus requisitos lógicos quanto os temporais. Em tais sistemas, mecanismos para prover tolerância a falhas devem ser implementados já que falhas podem implicar em perdas consideráveis. Por exemplo, um erro em um sistema de controle de voo pode incorrer em perda de vidas humanas. Várias abordagens de escalonamento com tolerância a falhas para sistemas de tempo real foram derivadas. Entretanto, a maioria delas restringe o modelo de sistema e/ou falhas de modo particular, ou estão fortemente acopladas ao modelo de recuperação do sistema ou a política de escalonamento. Além disso, não existe uma m´métrica formal que permita comparar as abordagens existentes do ponto de vista da resiliência a falhas. O objetivo principal deste trabalho ´e preencher esta lacuna, fornecendo uma m´métrica de resiliência a falhas para sistemas de tempo real, que seja o mais independente possível dos modelos do sistema e/ou de falhas. Para tanto, uma análise baseada em simulação foi desenvolvida para calcular a resiliência de todas as tarefas de um sistema, através da simulação de intervalos de tempo específicos. Em seguida, t´técnicas de inferência estatística são utilizadas para inferir a resiliência do sistema. Os resultados mostraram que a m´métrica desenvolvida pode ser utilizada para comparar, por exemplo, duas políticas de escalonamento para sistemas de tempo real sob a ´ótica de resiliência a falhas, o que demonstra que a abordagem desenvolvida ´e razoavelmente independente do modelo de sistema.

Submitted by Santos Davilene (davilenes@ufba.br) on 2013-01-25T12:25:33Z No. of bitstreams: 1 TESE - Paul Regnier.pdf: 1122807 bytes, checksum: 968bc4ff6e54e1d57a2a511a607af27d (MD5) / Made available in DSpace on 2013-01-25T12:25:33Z (GMT). No. of bitstreams: 1 TESE - Paul Regnier.pdf: 1122807 bytes, checksum: 968bc4ff6e54e1d57a2a511a607af27d (MD5) / Neste trabalho de doutorado, propõe-se RUN (Redução para Uniprocessor), um novo algoritmo de escalonamento para conjunto de tarefas periódicas com deadlines implícitas em sistemas multiprocessador de tempo real, nos quais as tarefas possuem restrições tanto no domínio do tempo quanto no domínio de valores. RUN apresenta as seguintes propriedades relevantes: - RUN é ótimo no sentido que ele produz um escalonamento correto, no qual todas as restrições temporais são atendidas, de qualquer sistemas de tarefas utilizando até 100% dos processadores da plataforma de tempo real; - RUN usa o conceito-chave do escalonamento do tempo ócio, chamado de escalonamento por dualidade, segundo o qual, em algum instante t, o escalonamento de uma tarefa utiliza tanto o conhecimento de seu tempo de execução restante, bem como o seu tempo ócio restante; - RUN baseia-se na diminuição do número de tarefas a ser escalonadas pela suas agregações em supertasks, os quais chamamos de servidores, com taxa acumulada não superior a 1. Cada servidor é responsável por escalonar o seu conjunto de tarefas clientes, de acordo com alguma política de escalonamento; - RUN utiliza o princípio original de justiça global (Gfair), de acordo com o qual cada servidor de um conjunto de tarefas T é garantido de executar por um tempo proporcional à taxa acumulada das tarefas de T entre cada duas deadlines das tarefas de T; - RUN reduz o problema do escalonamento de um conjunto de tarefas em/m/ processadores no problema equivalente do escalonamento de um ou mais conjuntos de tarefas diferentes em sistemas monoprocessador; - RUN supera significativamente os algoritmos ótimos existentes em termos de preempções com um limite superior de O(log m) preempções média por jobs em/m/ processadores. / Salvador

Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia de Automação e Sistemas, Florianópolis, 2016. / Made available in DSpace on 2016-09-20T04:55:57Z (GMT). No. of bitstreams: 1 341955.pdf: 2527922 bytes, checksum: cb4fdb63c7ce3111b1bdc061bbeec1d1 (MD5) Previous issue date: 2016 / Atualmente, aplicações de tempo estão tornando-se cada vez mais complexas e, conforme os requisitos destes sistemas aumentam, maior é a demanda por capacidade de processamento. Contudo, o correto funcionamento destas aplicações não está em função somente da correta resposta lógica, mas também no tempo que ela é produzida. O projeto de processadores de propósito geral gera dificuldades para análises de tempo real devido ao seu comportamento não determinista causado pelo uso de memórias cache, previsores de fluxo dinâmicos, execução especulativa e fora de ordem. Nesta tese, investiga-se uma arquitetura de processador Very-Long Instruction Word (VLIW) especificamente projetada para sistemas de tempo real considerando sua análise do pior tempo de computação (Worst-case Execution Time WCET). Técnicas para obtenção do WCET para máquinas VLIW são consideradas e quantifica-se a importância de técnicas de hardware como previsor de fluxo estático, predicação, bem como velocidade do processador para instruções complexas como acesso a memória e multiplicação. Arquitetura de memória não faz parte do escopo deste trabalho e para tal utilizamos uma estrutura determinista formada por uma memória cache com mapeamento direto para instruções e uma memória de rascunho (scratchpad) para dados. Nós também consideramos a implementação em VHDL do protótipo para inferir suas características temporais mantendo compatibilidade com o conjunto de instruções (ISA) HP VLIW ST231. Em termos de avaliação, foi utilizado um conjunto representativo de código exemplos da Universidade de Mälardalen que é amplamente utilizado em avaliações de sistemas de tempo real.<br> / Abstract : Nowadays, many real-time applications are very complex and as the complexity and the requirements of those applications become more demanding, more hardware processing capacity is necessary. The correct functioning of real-time systems depends not only on the logically correct response, but also on the time when it is produced. General purpose processor design fails to deliver analyzability due to their non-deterministic behavior caused by the use of cache memories, dynamic branch prediction, speculative execution and out-of-order pipelines. In this thesis, we design and evaluate the performance of VLIW (Very Long Instruction Word) architectures for real-time systems with an in-order pipeline considering WCET (Worst-case Execution Time) performance. Techniques on obtaining the WCET of VLIW machines are also considered and we make a quantification on how important are hardware techniques such as static branch prediction, predication, pipeline speed of complex operations such as memory access and multiplication for high-performance real-time systems. The memory hierarchy is out of scope of this thesis and we used a classic deterministic structure formed by a direct mapped instruction cache and a data scratchpad memory. A VLIW prototype was implemented in VHDL from scratch considering the HP VLIW ST231 ISA. We also show some compiler insights and we use a representative subset of the Mälardalen s WCET benchmarks for validation and performance quantification. Supporting our objective to investigate and evaluate hardware features which reconcile determinism and performance, we made the following contributions: design space investigation and evaluation regarding VLIW processors, complete WCET analysis for the proposed design, complete VHDL design and timing characterization, detailed branch architecture, low-overhead full-predication system for VLIW processors.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós -Graduação em Computação. / Made available in DSpace on 2012-10-19T11:59:17Z (GMT). No. of bitstreams: 0Bitstream added on 2014-09-26T00:48:36Z : No. of bitstreams: 1 182000.pdf: 2085568 bytes, checksum: 425f996e4bc63a69e139eb94e617b702 (MD5) / Este trabalho mostra como a técnica de Computação Imprecisa, implementada através de Reflexão Computacional, pode ser utilizada para permitir a adaptação de aplicações de Tempo Real a diferentes plataformas no contexto da Internet, bem como em sistemas de uso geral. Utilizamos o modelo de programação RTR para ilustrar a forma como esta adaptação poderá ser implementada.É usada a técnica da Computação Imprecisa para flexibilizar o escalonamento tempo real, já que nela as tarefas da aplicação são capazes de gerar resultados com diferentes níveis de qualidade ou precisão, porque cada tarefa é dividida em parte obrigatória (mandatory) e parte opcional (optional). A parte obrigatória da tarefa é capaz de gerar um resultado com qualidade mínima necessária para manter o sistema operando de maneira segura. A parte opcional refina este resultado, até que ele alcance a qualidade desejada.A Reflexão Computacional facilita a implementação da Computação Imprecisa, separando as questões funcionais das questões de controle responsáveis pela adaptação da aplicação. O Modelo Reflexivo Tempo Real (RTR), é o modelo de programação reflexivo e de tempo real caracterizado por permitir, de forma flexível e sistemática, a representação e o controle de aspectos temporais de aplicações tempo real que seguem uma abordagem de melhor esforço.Demonstramos através de um protótipo, a validade do uso da reflexão computacional juntamente com a técnica de computação Imprecisa como um mecanismo de adaptação para aplicações tempo real, e que o modelo RTR através de suas especificações é capaz de suportar esta implementação.

Estágio realizado na ClusterMedia Labs, Ld.ª / Tese de mestrado integrado. Engenharia Informátca e Computação. Faculdade de Engenharia. Universidade do Porto. 2008

Estágio realizado na Critical Software e orientado pelo Eng.º Pedro Luciano Braga / Tese de mestrado integrado. Engenharia Informática e Computação. Faculdade de Engenharia. Universidade do Porto. 2008