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Analyse von Test-Pattern für SoC Multiprozessortest und -debugging mittels Test Access Port (JTAG)Vogelsang, Stefan, Köhler, Steffen, Spallek, Rainer G. 11 June 2007 (has links) (PDF)
Bei der Entwickelung von System-on-Chip (SoC) Debuggern ist es leider hinreichend oft erforderlich
den Debugger selbst auf mögliche Fehler zu untersuchen. Da alle ernstzunehmenden Debugger
konstruktionsbedingt selbst ein eingebettetes System darstellen, erwächst die Notwendigkeit
eine einfache und sicher kontrollierbare Diagnose-Hardware zu entwerfen, welche den Zugang
zur Funktionsweise des Debuggers über seine Ausgänge erschließt.
Derzeitig ist der Test Access Port (TAP nach IEEE 1149.1-Standard) für viele Integratoren die
Grundlage für den Zugriff auf ihre instanzierte Hardware. Selbst in forschungsorientierten Multi-
Core System-on-Chip Architekturen wie dem ARM11MP der Firma ARM wird dieses Verfahren
noch immer eingesetzt.
In unserem Beitrag möchten wir ein Spezialwerkzeug zur Analyse des TAPKommunikationsprotokolles
vorstellen, welches den Einsatz teurer Analysetechnik (Logik-
Analysatoren) unnötig werden lässt und darüber hinaus eine komfortable, weitergehende
Unterstützung für Multi-Core-Systeme bietet.
Aufbauend auf der Problematik der Abtastung und Erfassung der Signalzustände am TAP
mittels FPGA wird auf die verschiedenen Visualisierungs- und Analyseaspekte der TAPProtokollphasen
in einer Multi-Core-Prozessor-Zielsystemumgebung eingegangen.
Die hier vorgestellte Lösung ist im Rahmen eines FuE-Verbundprojektes enstanden. Das Vorhaben
wird im Rahmen der Technologieförderung mit Mitteln des Europäischen Fonds für regionale
Entwicklung (EFRE) 2000-2006 und mit Mitteln des Freistaates Sachsen gefördert.
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Analyse von Test-Pattern für SoC Multiprozessortest und -debugging mittels Test Access Port (JTAG)Vogelsang, Stefan, Köhler, Steffen, Spallek, Rainer G. 11 June 2007 (has links)
Bei der Entwickelung von System-on-Chip (SoC) Debuggern ist es leider hinreichend oft erforderlich
den Debugger selbst auf mögliche Fehler zu untersuchen. Da alle ernstzunehmenden Debugger
konstruktionsbedingt selbst ein eingebettetes System darstellen, erwächst die Notwendigkeit
eine einfache und sicher kontrollierbare Diagnose-Hardware zu entwerfen, welche den Zugang
zur Funktionsweise des Debuggers über seine Ausgänge erschließt.
Derzeitig ist der Test Access Port (TAP nach IEEE 1149.1-Standard) für viele Integratoren die
Grundlage für den Zugriff auf ihre instanzierte Hardware. Selbst in forschungsorientierten Multi-
Core System-on-Chip Architekturen wie dem ARM11MP der Firma ARM wird dieses Verfahren
noch immer eingesetzt.
In unserem Beitrag möchten wir ein Spezialwerkzeug zur Analyse des TAPKommunikationsprotokolles
vorstellen, welches den Einsatz teurer Analysetechnik (Logik-
Analysatoren) unnötig werden lässt und darüber hinaus eine komfortable, weitergehende
Unterstützung für Multi-Core-Systeme bietet.
Aufbauend auf der Problematik der Abtastung und Erfassung der Signalzustände am TAP
mittels FPGA wird auf die verschiedenen Visualisierungs- und Analyseaspekte der TAPProtokollphasen
in einer Multi-Core-Prozessor-Zielsystemumgebung eingegangen.
Die hier vorgestellte Lösung ist im Rahmen eines FuE-Verbundprojektes enstanden. Das Vorhaben
wird im Rahmen der Technologieförderung mit Mitteln des Europäischen Fonds für regionale
Entwicklung (EFRE) 2000-2006 und mit Mitteln des Freistaates Sachsen gefördert.
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