Made available in DSpace on 2013-08-07T18:53:21Z (GMT). No. of bitstreams: 1 000401158-Texto+Completo-0.pdf: 9853099 bytes, checksum: 1e66fe399c5e86bc932c94f590606b95 (MD5) Previous issue date: 2008 / Considering that the power-supply bus (VCC and Gnd) can degrade signal integrity of Systems-on-Chip (SoC) by means of voltage oscillations that conduct to functional failure, the goal of this work is validate a new technique, named CDCDC (Clock Duty Cycle Dynamic Control), which aims at improving digital synchronous integrated circuits (IC) robustness to this kind of disruption. The considered technique performs the dynamic control of the clock duty cycle according to the presence of perturbations (noise) on the power-bus. This dynamic control of the clock signal performs the stretching or shrinking of the duty cycle, which allows the synchronous circuit to present higher robustness to power-supply fluctuations, while maintaining the same clock pace. Conversely, conventional approaches, in this case, use to reduce clock rate to ensure proper signal integrity. Considering that the electromagnetic interference (EMI) is one of the main sources of voltage oscillations in the power-bus of integrated circuits (ICs), which in turn may compromise the reliability of electronic systems due to the reduction of signal-to-noise ratio, this work aims at validating the use of the CDCDC technique to increase the robustness of ICs operating under the EMI exposition. / Tendo em vista que o barramento de alimentação (VCC e Gnd) afeta diretamente a integridade de sinal de sistemas em chip (Systems-on-Chip, SoC) através de oscilações de tensão que podem induzir a erros funcionais, este trabalho tem por objetivo validar uma técnica inovadora, denominada CDCDC (Clock Duty Cycle Dynamic Control). Esta técnica visa aumentar a robustez de circuitos integrados (CI) digitais síncronos a tais oscilações de tensão. A técnica em questão realiza o controle dinâmico do ciclo de trabalho (duty-cycle) do sinal de relógio (clock) de acordo com a presença de perturbações (ruídos) nas linhas de alimentação. Este controle dinâmico do sinal de relógio realiza o prolongamento ou a redução do ciclo de trabalho, permitindo assim que o circuito síncrono apresente uma maior robustez às flutuações dos níveis de tensão nas linhas de alimentação, sem que haja redução da freqüência do sinal de relógio. Garante-se desta forma, a manutenção do desempenho do sistema mesmo quando este estiver operando em ambientes expostos ao ruído. Considerando que a interferência eletromagnética (EMI) é uma das principais causas de oscilações no barramento de alimentação de circuitos integrados (CI’s), o que por sua vez compromete drasticamente a confiabilidade dos sistemas através da redução da margem de sinal/ruído, este trabalho tem por objetivo validar a utilização da técnica CDCDC para o aumento da robustez de CI’s operando expostos à EMI.

Made available in DSpace on 2013-08-07T18:53:24Z (GMT). No. of bitstreams: 1 000443096-Texto+Completo-0.pdf: 6133830 bytes, checksum: 908c7fe6bab5b7e729af71ec9803c982 (MD5) Previous issue date: 2012 / The world we live today is very dependent of the technology advance and the Systemson- Chip (SoC) are one of the most important actors of this advance. As a consequence, the Moore's law has been outperformed due to this strong demand on the SoCs for growth, so that new silicon technologies has emerged along with new fault models that decreased the reliability of these devices. SoCs built using Very Deep Sub-Micron technology have a great number of interconnections, increasing the occurrence of Resistive-Open defects that occur on these interconnections up to the point where Resistive-Open defects have become the most important responsible for defective SoCs escaping the manufacturing tests. According to SIA Roadmap's projection, the area consumed by the SRAM on the SoC will be around 95% of the available area, knowing these memory have a great number of interconnections there is also a great probability of occurring Resistive-Open defects on the SRAM circuits which will compromise the overall SoC reliability. When found on SRAMs cells, these defects are able to cause dynamic and static functional faults according to its size, where static faults are sensitized by performing only one operation at the SRAM cell, while dynamic are sensitized by two or more operations. The most common manufacturing tests used to detect defective SoCs are today unable to detect dynamic faults caused by weak Resistive-Open defects. March test performs access on the memory with the intention of sensitizing the faults and detect them as consequence. Due to the higher number of operations necessary to sensitize dynamics faults, this test is not able to detect them properly. Another test is the Iddq test, which is able to detect the presence of defects by monitoring the overall current consumption of a SoC while it's being excited by a known vector of data on its inputs. The consumed current is compared to thresholds or to another similar device that is being excited on the same way. Iddq test is not able to distinguish the variations on current caused by process variations or defects presence. There is an other type of test using On-Chip Current Sensors (OCCS) with March tests that performs current monitoring on the circuits of the SoC and compare them with a threshold in order to set a ag when the monitored current gets higher or lower than a con gured thresholds. Because the mentioned test uses threshold, it is not able to detect Resistive-Open defects that could happen in any node, with any size, in the SRAM cell performing any operation. In this scenario the current consumption could be higher or lower than the defectless current consumption of a cell, making impossible to detect defects using thresholds. By all that, the objective of this dissertation is to propose a defect detection technique able to overcome the three mentioned limitations of preview explained tests. For that, OCCS are along with March test, but a Neighborhood Comparator Logic (NCL) has been included with the objective to perform the detections itself, removing from the OCCS the mission of nding defects. Now the OCCS is only responsible in converting the monitored current consumption signal to a one bit PWM digital signal. In this form, no threshold will be required because the NCL will obtain the reference of the correct current consumption (behavior reference) within the SRAM circuits, by comparing the neighboring cells and adopting the most common behavior as the reference one, so that it will detect those cells that behave di erently from the reference as defective ones. The neighborhood's cells are excited in a parallel form by the test processor, which performs a March test algorithm. The NCL, the OCCS and the March test, together, compose the proposed Resistive-Open detection technique, which has been validated on this work. As result, the proposed technique has shown being able to detect all of the 10 million defective cells of a 1Gbit SRAM containing the hardest defect to detect (small ones). No defective cell has escaped the simulated test and there was only 294,890 good cells being wasted, which represents 0. 029% of the simulated SRAM cells. All of that, by costing only the equivalent to the area of 56 SRAM cells per monitored column and a manufacturing test that performs 5 operations per line of the SRAM. / O mundo de hoje é cada vez mais dependente dos avanços tecnológicos sendo os sistemas em chip (SoC, do inglês System-on-Chip) um dos principais alicerces desse avanço. Para tanto que a lei de Moore, que previu que a capacidade computacional dos SoCs dobraria a cada ano, já foi ultrapassada. Devido a essa forte demanda por crescimento novas tecnologias surgiram e junto novos modelos de falhas passaram a afetar a con abilidade dos SoCs. Os SoCs produzidos nas tecnologias mais avançadas (VDSM - Very Deep Sub-Micron), devido a sua alta integração de transistores em uma área pequena, passaram a apresentar um grande número de interconexões fazendo com que os defeitos do tipo Resistive-Open, que ocorrem nessas interconexões, se tornassem os maiores responsáveis por SoCs com defeitos escaparem os testes de manufaturas. Ainda, segundo projeções da SIA Roadmap, a área consumida pela SRAM será em torno de 95% da área utilizada por um SoC. E sabendo que essas memórias possuem inúmeras interconexões, existe uma grande probabilidade de ocorrer defeitos do tipo Resistive-Open em seus circuitos. Esses defeitos são capazes de causar falhas funcionais do tipo estáticas ou dinâmicas, de acordo com a sua intensidade. As falhas estáticas são sensibilizadas com apenas uma operação e as dinâmicas necessitam de duas ou mais operações para que sejam sensibilizadas. Os testes de manufatura mais utilizados para aferir a saúde dos SoCs durante o processo de manufatura são hoje ine cientes frente aos defeitos do tipo Resistive-Open. O mais comum deles é o March Test, que efetua operações de escrita e leitura na memória com o objetivo de sensibilizar falhas e por m detectá-las, entretanto é ine ciente para detectar as falhas do tipo dinâmicas porque é necessário efetuar mais operações que o tempo disponível permite para que essas falhas sejam sensibilizadas. Outro teste utilizado durante a manufatura chama-se teste de corrente quiescente (teste de Iddq), este monitora a corrente consumida do SoC como um todo durante a injeção de vetores nos sinais de entrada, o consumo de corrente do chip é comparado com limiares ou outro chip idêntico sob o mesmo teste para detectar defeitos, entretanto não é possível distinguir entre variações inseridas, nos sinais monitorados, pelos defeitos ou pelos corners, que são variações nas características dos transistores fruto do processo de manufatura. E, por m, o último teste que é apresentado é uma mistura dos dois testes anteriores, utiliza sensores de correntes e algoritmos de operações como em March Test onde que o defeito é detectado pelos sensores de corrente embutidos quando a corrente monitorada ultrapassa dado limiar, embora esse teste tenha condições de detectar defeitos que causam falhas dinâmicas e de não sofrerem in uência dos corners, ele é ine caz ao detectar defeitos do tipo Resistive-Open que possam ocorrer em qualquer local, com qualquer tamanho de impedância em uma SRAM executando qualquer operação, porque os defeitos do tipo Resistive-Open ora aumentam o consumo de corrente e ora o diminui de acordo com essas três características citadas. Comparações por limiares não têm condições de contornar esta di culdade .Com tudo isso, o objetivo desta dissertação de mestrado é propor uma técnica de detec ção de defeitos que seja capaz de vencer as três limitações dos testes convencionais de manufatura apontadas. Para a tarefa, sensores de corrente são utilizados associadamente com March Test, entretanto com o acréscimo de uma Lógica Comparadora de Vizinhança (LCV) que tomará para si a função de detectar defeitos, deixando os sensores apenas encarregados em transformar a corrente analógica em um sinal digital e que tem a capacidade de eliminar a necessidade do uso de limiares, junto com as demais limitações apontadas. A LCV monitora o comportamento de uma vizinhança células e, comparando-os entre si, acusa aquela ou aquelas células que se comportarem diferentemente das suas vizinhas como defeituosas, desta maneira a referência de comportamento correto é obtida da pró- pria vizinhança durante a execução do teste de manufatura, eliminando a necessidade de conhecimento prévio do tipo de distúrbio causado pelos defeitos do tipo Resistive-Open, trazendo facilidade na hora de projetar o sistema de detecção de defeitos e adicionado o poder de detectar qualquer defeito que gere alterações no sinal de corrente consumida das células da SRAM. Neste contexto, o sensor de corrente tem apenas a função de gerar o sinal digital, que é de 1 bit para cada sinal monitorado (V dd e Gnd) e modulado em largura de pulso (PWM), assim a LCV também tem sua complexidade diminuída, pois é constituída por apenas portas lógicas.A LCV e os sensores de corrente são utilizados durante o teste de manufatura, as comparações que ocorrem na vizinhança são efetuadas paralelamente nas células da mem ória, então o teste de manufatura necessita efetuar operações de acesso para excitar semelhantemente todas as células que participam da mesma vizinhança. O March Test é um teste que efetua operações desta natureza e, portanto, é utilizado para controlar a execução do teste e recolher os dados proveniente da LCV, que contém o resultado da detecção efetuada em cada vizinhança. A LCV, o sensor de corrente e o March Test juntos compõem a técnica de detecção de defeitos proposta nesta dissertação, e foram validados quanto as suas funções para comprovar que operam como projetados. Por m, a técnica proposta se mostrou capaz de detectar as 10 milhões de células defeituosas (com o defeito mais difícil de detectar que causa falha funcional dinâmica) em uma SRAM de 1Gbit, sem deixar passar nenhuma célula defeituosa pelo teste de manufatura, junto a isso, 294. 890 células boas foram desperdiçadas, isto-é, foram dadas como defeituosas enquanto não tinham defeitos, o que representa apenas 0,029% de desperdício. Tudo isso, ao custo de área equivalente a área consumida por 56 células de memória, por coluna monitorada, e ao custo de um teste de manufatura que executa apenas 5 operações em cada linha da SRAM.

Made available in DSpace on 2013-08-07T18:53:28Z (GMT). No. of bitstreams: 1 000444651-Texto+Completo-0.pdf: 12436643 bytes, checksum: 55eac64fc740807199185f2d82272612 (MD5) Previous issue date: 2010 / Nowadays, it is possible to observe a growing number of embedded systems in applications ranging from simple consumer to safety critical uses. To cope with the actual situation, new test methodologies, fault tolerance techniques, as well as new paradigms that are capable of guaranteeing the robustness and reliability of the systems, have been developed. Therefore, it can be said that robustness and reliability represent two of the most important challenges for the design of integrated circuits and systems. Further, it is important to highlight that the environment hostility where embedded systems can be found has significantly increased due to different types of interference caused by several kind of sources. In this context, Electromagnetic Interference (EMI), that can interfere or degrade the proper behavior of the circuit, represents one of the principal problems when aiming for reliable and robust embedded systems. Therefore, it is necessary to introduce design techniques directly aimed to achieve Electromagnetic Compatibility (EMC), thus eliminating or reducing the effects of EMI to acceptable levels. This work proposes a new hardware-based fault injection platform able to inject Power Supply Disturbances (PSD) into integrated circuits and systems according to the IEC 61000-4-29 normative. The developed platform can be used as a support mechanism during the development of PSD-tolerant embedded systems. Moreover, it is important to note that the new fault injection platform represents a viable and easy-to-configure alternative that can be used to evaluate the robustness and reliability of embedded systems. / O crescente número de sistemas computacionais embarcados nos mais diversos segmentos de nossa sociedade, desde simples bens de consumo até aplicações críticas, intensificou o desenvolvimento de novas metodologias de teste, de técnicas de tolerância a falhas, bem como de novos paradigmas de implementação, capazes de garantirem a confiabilidade e a robustez desejada para os mesmos. Assim, características como confiabilidade e robustez de circuitos integrados e sistemas representam dois dos mais importantes desafios no projeto dos mesmos. Sistemas computacionais embarcados encontram-se inseridos em ambientes cada vez mais hostis devido a diferentes tipos de interferência gerados pelas mais variadas fontes. Neste contexto, a interferência eletromagnética (Electromagnetic Interference - EMI) representa um dos mais críticos problemas no que diz respeito a confiabilidade e robustez em circuitos integrados e sistemas, podendo comprometer ou degradar o funcionamento dos mesmos. Assim, para eliminar ou reduzir esses efeitos à níveis aceitáveis, é necessário introduzir o uso de técnicas de projeto visando à compatibilidade eletromagnética (Electromagnetic Compatibility - EMC). Este trabalho propõe uma nova plataforma de injeção de falhas baseada em hardware, capaz de injetar ruído eletromagnético conduzido nas linhas de alimentação (Power Supply Disturbances – PSD) de circuitos integrados e sistemas de acordo com a norma IEC 61000-4-29. Desta forma, a plataforma desenvolvida serve como mecanismo de suporte ao desenvolvimento de circuitos e sistemas tolerantes ao ruído eletromagnético conduzido, representando uma alternativa viável para a avaliação da confiabilidade e robustez de sistemas embarcados.

Made available in DSpace on 2013-08-07T18:53:02Z (GMT). No. of bitstreams: 1 000407756-Texto+Completo-0.pdf: 1790642 bytes, checksum: 336376143b2d186c09e1cfa0d540851d (MD5) Previous issue date: 2008 / The constant technology process improvement has remarkably reduced the transistor geometry and power supply levels in the integrated circuits. In high-density circuits operating at low voltage, the memory cells are able to store information with less capacitance, which means that less charge or current is required to store the same data. During the storage period, the data involved are likely to suffer influence of media, such as electromagnetic interference, radiation or even failures of the hardware involved. The fault is characterized as a reversal of one or more bits of data stored in a memory. Consequently, the data might fail, leading to mistakes in the use of these data. One way of solving these problems is the use of error correction codes. An error correction code is, in essence, an organized way to add something extra to every information that you want to store, allowing, the recovery of the same information, detecting and correcting any errors found. Most error correction codes in use are designed to correct random errors, that is, errors that occur independently of the location of other errors. However, in many situations, errors can occur in bursts. Generally, random error correction codes are not efficient for correction of errors in burst, and the reciprocal is also true. From the various methods proposed in the literature for rectifying these two types of errors, the most effective is interleaving. The interleaving is a method that can be implemented both in hardware and in software. This method is mainly made up of a reordering of the bits and runs earlier in the storage memory (interleaver) and in reading, the bits are reordered again, that is, they are placed back into its original position (deinterleaver). This causes an increase in the rate of detection and correction of these errors, because if there is a concentrated interference (burst errors) in a memory, for example, during storage, in the operation of reading, to getting the deinterleaving, errors are exposed in a distributed manner, appearing as random errors to the decoder. This dissertation presents a proposal that combines the use of Error Detection And Correction Codes widely referenced in literature (Hamming, Extended Hamming, Reed-Muller and Matrix) associated with the technique of interleaving applied to hardware, aiming to increase the capacity of detection and correction of burst errors (Concentrated errors). The implementation of bit-flip testing failures, applied to the error correction techniques, showed that association these techniques have been effective also for burst errors. / O constante avanço no processo de fabricação de circuitos integrados tem reduzido drasticamente a geometria dos transistores e os níveis das tensões de alimentação. Em circuitos de alta densidade operando a baixa tensão, as células de memória são capazes de armazenar informação com menos capacitância, o que significa que menos carga ou corrente é necessária para armazenar os mesmos dados. Durante o período de armazenamento, os dados envolvidos estão suscetíveis a sofrerem influência de meio, tais como interferências eletromagnéticas, radiações ou até mesmo falhas do próprio hardware envolvido. A falha é caracterizada como uma inversão de um ou mais bits de um dado armazenado na memória. Conseqüentemente, os dados poderão apresentar falhas, que provocarão erros e comprometerão a utilização destes dados. Uma forma de resolução destes problemas é a utilização de Códigos Corretores de Erros. Um Código Corretor de Erros é, em essência, um modo organizado de acrescentar algum dado adicional a cada informação que se queira armazenar e que permita, ao recuperarmos a mesma, detectar e corrigir os erros encontrados. A maioria dos Códigos Corretores de Erro em uso são desenvolvidos para corrigirem erros aleatórios, isto é, erros que ocorrem de maneira independente da localização de outros erros. Contudo, em muitas situações, os erros podem aparecer em rajadas. De uma maneira geral, Códigos Corretores de Erros aleatórios não se constituem na forma mais adequada e eficiente para correção de erros em rajadas, e a recíproca também é verdadeira. Dos vários métodos propostos pela literatura, para corrigirmos simultaneamente estes dois tipos de erros, o mais efetivo é o Embaralhamento. O Embaralhador é um algoritmo, um método que pode ser implementado tanto em hardware quanto em software. É essencialmente constituído por um reordenamento dos bits e é executado anteriormente ao armazenamento em memória (Embaralhador) e na leitura, os bits são novamente reordenados, ou seja, são colocados novamente em sua posição original (Desembaralhador). Isto provoca um aumento na taxa de detecção e correção destes erros, uma vez que se houver uma interferência concentrada (rajada de erros) em uma memória, por exemplo, durante o armazenamento, na operação de leitura, ao se fazer o desembaralhamento, os erros ficam expostos de forma distribuída, aparecendo como erros aleatórios ao decodificador. Esta dissertação apresenta uma proposta que combina a utilização de Códigos de Detecção e Correção de erros amplamente referenciados na literatura (Hamming, Hamming Estendido, Reed-Muller e Matrix) associados à técnica de Embaralhamento aplicada a Hardware, com o objetivo de aumentar a capacidade de detecção e correção de erros em rajada (erros concentrados). A execução dos testes de injeção de falhas do tipo bit-flip, aplicadas às técnicas corretoras de erros utilizadas nesta dissertação, mostraram que com a associação da técnica de Embaralhamento as mesmas passaram a ser eficientes também para erros em rajadas.

Made available in DSpace on 2013-08-07T18:53:02Z (GMT). No. of bitstreams: 1 000407189-Texto+Completo-0.pdf: 10947559 bytes, checksum: 226c6d99586bd813d912db1bc9d505c2 (MD5) Previous issue date: 2005 / The always increasing number of computer-based safety-critical applications has intensified the research over fault tolerance techniques. While those systems are working, the probability of both permanent and transient faults happens due to the presence of all sort of interference. The common faults are those which affect data and/or modify the expected program execution flow. Thus, the use of techniques allowing detecting these type of faults presents them from propagating to system output. Basically, these techniques are categorized in two groups: software-based approaches and hardware-based approaches. Considering the above introduced, the goal of this work is to specify and to implement a hybrid approach, which combines software-based techniques and hardware-based ones, capable to detect run time data and algorithm control flow faults. It is settled around the techniques proposed in (REBAUDENGO, 2004) and (GOLOUBEVA, 2003). Nevertheless, the proposed approach implements part of its code-transformation rules via software and hardware. These redundant information is added to the software portion and consistency checks are implemented via hardware. Summary, we propose the development of an I-IP (infrastructure intellectual property) core, such as watchdog, to correctly execute the consistency checks concurrently to the application execution. In this work, three different versions of the I-IP were implemented in VHDL and analyzed by means of fault injection experiments. The first implemented version allows data fault detection and, as any prototype, has its limitations. The second version also detects data faults, but eliminates the problems of the former version. The third I-IP version adds the capability of detecting control flow faults to the previous versions of the I-IP. Finally, after implementing these three versions, a fourth version was specified. It adds dependability and robustness to the IIP by using Built-in Self-Test (BIST) techniques. The results obtained from evaluating the different I-IP core versions guarantee that the hybrid approach is efficient, because it features high fault coverage and surpasses the main problems present in software-based techniques proposed in the literature, such as, performance degradation and code/data memory overhead. Finally, this work is a partial result of a joint research project carried by the SiSC Group – PUCRS and CAD – Politecnico di Torino, under the scope of the Alfa Project (##AML/B7-311- 97/0666/II-0086-FI, from 2002 to 2005). / Nos últimos anos, o crescente aumento do número de aplicações críticas baseadas em sistemas eletrônicos, intensificou a pesquisa sobre técnicas de tolerância à falhas. Durante o período de funcionamento destes sistemas, a probabilidade de ocorrerem falhas transientes e permanentes devido à presença de interferências dos mais variados tipos é bastante grande. Dentre as falhas mais freqüentes, salientam-se as falhas que corrompem os dados e as falhas que alteram o fluxo de controle do processador que executa a aplicação. Assim, a utilização de técnicas capazes de detectarem estes tipos de falhas evita que as mesmas se propaguem pelo sistema e acabem gerando saídas incorretas. Basicamente, estas técnicas são classificadas em dois grandes grupos: soluções baseadas em software e soluções baseadas em hardware. Neste contexto, o objetivo principal deste trabalho é especificar e implementar uma solução híbrida, parte em software e parte em hardware, capaz de detectar em tempo de execução eventuais falhas em dados e no fluxo de controle do algoritmo. Esta solução baseia-se nas técnicas propostas em (REBAUDENGO, 2004) e (GOLOUBEVA, 2003) e implementa parte de suas regras de transformação de código via software e parte via hardware. Assim, informações redundantes são agregadas ao código da aplicação e testes de consistência são implementados via hardware. Em resumo, este trabalho propõe o desenvolvimento de um núcleo I-IP (infrastructure intellectual property), tal como um watchdog, para executar os testes de consistência concorrentemente à execução da aplicação. Para isto, três versões diferentes do I-IP foram implementadas em linguagem de descrição de hardware (VHDL) e avaliadas através de experimentos de injeção de falhas.A primeira versão implementada provê a detecção de falhas em dados e, como todo protótipo, este também apresenta algumas restrições e limitações. A segunda versão também detecta falhas em dados, entretanto, supera todos os problemas da versão anterior. A terceira versão do I-IP agrega à versão anterior a capacidade de detectar falhas de fluxo de controle. Finalmente, após a implementação das versões anteriores, foi especificada uma quarta versão que agrega confiabilidade e robustez ao I-IP desenvolvido através da utilização de algumas técnicas de tolerância a falhas e da especificação de um auto-teste funcional. Os resultados obtidos a partir da avaliação das versões do I-IP garantem que a metodologia proposta neste trabalho é bastante eficiente, pois apresenta uma alta cobertura de falhas e supera os principais problemas presentes nas soluções baseadas em software propostas na literatura, ou seja, degradação de desempenho e maior consumo de memória. Finalmente, cabe mencionar que esta dissertação é o resultado parcial de atividades que fazem parte do escopo do Projeto Alfa (#AML/B7-311-97/0666/II-0086-FI) mantido entre os Grupos SiSC – PUCRS (Brasil) e CAD – Politecnico di Torino (Itália) no período de 2002-2005.

Made available in DSpace on 2013-08-07T18:53:10Z (GMT). No. of bitstreams: 1 000385283-Texto+Completo-0.pdf: 3365473 bytes, checksum: 6d08f2f5bffa95bda247cae13c41e5d7 (MD5) Previous issue date: 2006 / The always increasing number of critical applications requiring real time systems associated with integrated circuits, high density and the progressive system power supply reduction, has made embedded systems more sensitive to the occurrence of transient faults. Techniques that explore the robustness increase in integrated circuits (SoC) by means of increasing the clock duty-cycle generated by the PLL block, in order to accommodate eventual undesired delays through the logic [1] are possible solutions to increase electronic systems reliability. It is said that such systems use “error avoidance” techniques. Other techniques whose goal is not to avoid fault occurrence, but instead, to detect them, are said “error detection” techniques. This work is focused on the second type of techniques in order to increase electronic systems reliability. In other words, this work proposes the development new techniques to perform fault detection at system runtime. Real-time systems depend not only on the logical computation result, but also on the time at which these results are produced. In this scenario, many tasks are executed and the efficient time scheduling is a great concern. During system execution in electromagnetic interference (EMI) exposed environments, there is the large probability of transient faults occurrence. Thus, the use of fault detection techniques prevents faults from propagating through the system till primary outputs and them producing systems defect (and/or compromising the time characteristic of the system). Basically, these detection techniques are classified in two main categories: solutions based on software and solutions based on hardware. In this context, the goal of this work is to specify and to implement a solution based on software techniques (described in C language and inserted in the RTOS kernel) and/or hardware (described in VHDL language and connected on the processor bus) that is capable of performing real time detection of eventual errors in Systems-on-Chips. The faults considered in this work are these that affect the correct processor control flow. The proposed solution is innovative int the sense of having as target systems, those operating is a preemptive multitasking RTOS environment. Therefore, the proposed techniques perform fault detection based on a hybrid solution that combines software (YACCA [2,3]) with hardware (WDT [4,5], OSLC [6,7] and SEIS [8,9,10]). Several system versions have been proposed and implemented. Then, they were validated in on electromagnetic environment according to the standard IEC 62132-2 [11], witch defines rules for testing integrated circuits under radiated EMI. The obtained results demonstrate that the proposed methodology is very efficient, since it yields a high fault detection coverage higher than those proposed by other methodology on the literature. In other works, the proposed work associates the smallest system performance degradation with the smallest memory overhead and the highest fault detection coverage. / Nos últimos anos, o crescente aumento do número de aplicações críticas envolvendo sistemas de tempo real aliado ao aumento da densidade dos circuitos integrados e a redução progressiva da tensão de alimentação, tornou os sistemas embarcados cada vez mais susceptíveis à ocorrência de falhas transientes. Técnicas que exploram o aumento da robustez de sistemas em componentes integrados (SoC) através do aumento do ciclo de trabalho do sinal de relógio gerado por um bloco PLL para acomodar eventuais atrasos indesejados da lógica [1] são possíveis soluções para aumentar a confiabilidade de sistemas eletrônicos. Diz-se que estes sistemas utilizam técnicas de “error avoidance”. Outras técnicas cujo objetivo não é o de evitar falhas, mas sim o de detectá-las, são ditas técnicas de “error detection”. Este trabalho aborda esse segundo tipo de técnica para aumentar a confiabilidade de sistemas eletrônicos; ou seja, aborda o desenvolvimento de técnicas que realizam a detecção de erros em tempo de execução do sistema. Sistemas de tempo real não dependem somente do resultado lógico de computação, mas também no tempo em que os resultados são produzidos. Neste cenário, diversas tarefas são executadas e o escalonamento destas em função de restrições temporais é um tema de grande importância. Durante o funcionamento destes sistemas em ambientes expostos à interferência eletromagnética (EMI), existe a enorme probabilidade de ocorrerem falhas transientes. Assim, a utilização de técnicas capazes de detectar erros evita que dados errôneos se propaguem pelo sistema até atingir as saídas e portanto, produzindo um defeito e/ou comprometendo a característica temporal do sistema. Basicamente, as técnicas de detecção são classificadas em duas categorias: soluções baseadas em software e soluções baseadas em hardware. Neste contexto, o objetivo principal deste trabalho é especificar e implementar uma solução baseada em software (descrito em linguagem C e inserida no núcleo do Sistema Operacional de Tempo Real - RTOS) ou baseada em hardware (descrito em linguagem VHDL e conectada no barramento do processador) capaz de detectar em tempo de execução eventuais erros devido a falhas ocorridas no sistema. As falhas consideradas neste trabalho são aquelas que afetam a execução correta do fluxo de controle do programa. A solução proposta é inovadora no sentido de se ter como alvo sistemas SoC com RTOS multitarefa em ambiente preemptivo. A solução proposta associa a estes sistemas, técnicas híbridas de detecção de erros: baseadas em software (YACCA [2,3]) e em hardware (WDT [4,5], OSLC [6,7] e SEIS [8,9,10]). Diferentes versões do sistema proposto foram implementadas. Em seguida, foram validadas em um ambiente de interferência eletromagnética (EMI) segundo a norma IEC 62132-2 [11] que define regras para os testes de circuitos integrados expostos à EMI irradiada. A análise dos resultados obtidos demonstra que a metodologia proposta é bastante eficiente, pois apresenta uma alta cobertura de falhas e supera os principais problemas presentes nas soluções propostas na literatura. Ou seja, associa uma menor degradação de desempenho com um menor consumo de memória e uma maior cobertura de falhas.

Made available in DSpace on 2013-08-07T18:53:31Z (GMT). No. of bitstreams: 1 000425449-Texto+Completo-0.pdf: 1505039 bytes, checksum: 6f49f42dd2094687edefde36dcdef070 (MD5) Previous issue date: 2010 / Currently it’s possible to observe that the area devoted to memory elements in embedded systems (Systems-on-Chip, SoC) occupies the largest portion of the integrated circuits and due to the advance in Very Deep Sub-Micron (VDSM) technology is possible to integrate millions of transistors on a single area. The high integration causes new types of defects not only during the fabrication, but also during the lifetime of memories. These new challenges require the development of new methodologies to test SRAMs able not only to detect faults associated with functional models in memories, but also associated with resistive-open defects. In this context, the development of more efficient and effective methodologies is extremely important to ensure the quality of the manufacturing process and the field operation. Thus, the objective of this work is to develop an innovative test technique based simultaneously on the coupling of existing March tests with built-in current sensors to monitor static current dissipation. The validation of the test methodology proposed in this work was based on electrical simulations of a SRAM, where resistors were placed into cells to induce abnormal current consumption. Simulations were performed in HSPICE and COSMOS under the Synopsys framework. From the obtained results, we verify the detection capability of the proposed test strategy with respect to permanent faults generated in the SRAM. Clearly, the advantage of the proposed methodology was the reduced test complexity, i. e., the reduced test application time required to detect the target faults in comparison with existing algorithms, while maintaining the same fault coverage. / Atualmente é possível observar que a área dedicada a elementos de memória em sistemas embarcados (Systems-on-Chip, SoC) ocupa a maior porção dos circuitos integrados e com o avanço da tecnologia Very Deep Sub-Micron (VDSM), é possível integrar milhões de transistores em uma única área de silício. O fato desta elevada integração faz com que surjam novos tipos de defeitos durante a fabricação das memórias. Assim estes novos desafios exigem o desenvolvimento de novas metodologias de teste de SRAMs capazes não só de detectarem defeitos associados a modelos funcionais, e também associados a resistive-open defects. Neste contexto, o desenvolvimento de novos e mais eficientes metodologias de teste de memória é extremamente importante para garantir tanto a qualidade do processo de fabricação como o seu correto funcionamento em campo. Assim, o objetivo deste trabalho é desenvolver uma metodologia de teste que combina um algoritmo simplificado de March com sensores on-chip que monitoram o consumo de corrente estática da memória. A avaliação da viabilidade e eficiência da metodologia de teste proposta neste trabalho foi feita baseada em simulações elétricas de modelos de falhas aplicadas a um bloco de SRAM. Estas simulações foram desenvolvidas com HSPICE e CosmosScope em ambiente Synopsys. A partir dos resultados obtidos, foi possível verificar a capacidade de detecção das falhas permanentes modeladas. A vantagem desta metodologia reside no desenvolvimento de um algoritmo híbrido de teste de memórias baseado fundamentalmente nos monitoramentos da tensão (através de elementos March) e da corrente estática (através de sensores de corrente on-chip).O resultado desta combinação é um novo algoritmo de teste de SRAMs menos complexo, isto é, capaz de detectar falhas em menor tempo de teste quando comparado com algoritmos existentes, ao passo que garante a mesma cobertura de falhas.

Made available in DSpace on 2013-08-07T18:53:32Z (GMT). No. of bitstreams: 1 000434267-Texto+Completo-0.pdf: 2520284 bytes, checksum: bbfa8664e6bea88230921db35b045ec5 (MD5) Previous issue date: 2011 / The high complexity of real-time systems significantly increased the need of Real Time Operating Systems (RTOS) in order to simplify the design of them. In this context, RTOS based systems explore a number of features and facilities inherit in the RTOS, such as task management, competition, the memory access and interrupts. Thus, the RTOS performs like an interface between software and hardware. However, real-time systems are often affected by transient faults from different sources, such as electromagnetic interference (EMI), which may affect system functional behavior by degrading not only the aplications running on the system, but also the RTOS as well. In this context, the main idea behind this work is to implement an I-IP (Infrastructure Intellectual- Property) called RTOS-G, hardware-based, able to monitor the RTOS execution flow to detect faults affecting the sequence by which the processor executes the application tasks and the RTOS kernel as well. Finally, practical experiments are presented and discussed. When compared to RTOS native functions, such experiments demonstrate that the RTOS-G ensures a higher fault detection and a significantly lower fault latency. / A alta complexidade dos sistemas de tempo real aumentou significativamente a necessidade da utilização de Sistemas Operacionais de Tempo Real (RTOS - Real Time Operating System) com o objetivo de simplificar o projeto dos mesmos. Neste contexto, sistemas embarcados baseados em RTOS exploram uma série de funcionalidades e facilidades inerentes ao mesmo, tais como o gerenciamento de tarefas, a concorrência, o acesso à memória e as interrupções. Assim, o RTOS funciona com uma interface entre o software e o hardware. Porém, sistemas de tempo real são frequentemente afetados por falhas transientes oriundas de diferentes fontes, tal como a interferência eletromagnética (EMI - Eletromagnetic Interference), que pode gerar falhas capazes de degradar seu comportamento, afetando tanto a aplicação em execução quanto o sistema operacional embarcado. Neste contexto, a principal ideia por trás deste trabalho é a implementação de uma Infrastructure Intellectual-Property (I-IP) denominado RTOS-Guardian (RTOS-G), baseada em hardware, capaz de monitorar o fluxo de execução do RTOS com o intuito de detectar falhas que eventualmente alterem a ordem de execução das tarefas que compõem a aplicação. Ao final, experimentos práticos baseados em uma técnica de injeção de falhas por hardware demonstram que, quando comparado com os mecanismos implementados pelo RTOS que visam proteger e monitorar a execução das principais operações de controle funcional e de fluxo do RTOS, o RTOS-G garante uma detecção de falhas mais elevada e uma latência de detecção de falhas bastante inferior.

Made available in DSpace on 2013-08-07T18:53:29Z (GMT). No. of bitstreams: 1 000417996-Texto+Completo-0.pdf: 4174866 bytes, checksum: 4a179b07ca438054c69ef666401f47d5 (MD5) Previous issue date: 2009 / Nowadays, several safety-critical embedded systems support real-time applications and their development represents a great challenge to engineers and researchers due to the risk of catastrophic effects on the system generated by a fault. Usually, real-time embedded systems process input data and generate output responses according to the functional specification of the system. However, the high complexity of the applications has made the adoption of Real-Time Operating Systems (RTOS) necessary in order to simplify the design of real-time embedded systems. Thus, the RTOS serves as an interface between software and hardware. However, real-time systems can be affected by transient faults during application running or even during the RTOS execution. Consequently, these faults can affect both, the correctness of the output responses generated and the task’s deadline specified during the project of the system. In this context, this work proposes a new hardware-based approach able to increase the reliability of the real-time embedded systems. The proposed technique is based on the development of an Infrastructure IP core (I-IP) called Hardware-Scheduler (Hw-S), which monitors the tasks’ execution in order to verify if tasks’ execution flow and the tasks’ deadline are respected. A case study implemented in an FPGA running a set of benchmarks has been developed in order to validate the proposed approach. The benchmarks developed exploit most of the RTOS services. In order to evaluate the effectiveness of the proposed technique, Hardware and Software fault injection campaigns have been performed. Indeed, the introduced overheads have been estimated. The obtained results demonstrate that the fault latency associated to the Hw-S is smaller than the one associated to the RTOS and further that the Hw-S’s fault coverage is higher than the RTOS’. Finally, the Hw-S introduces an area overhead of about 6% with respect to the Plasma microprocessor area. / O desenvolvimento de aplicações críticas de tempo real tolerantes a falhas representa um grande desafio para engenheiros e pesquisadores, visto que uma falha pode gerar efeitos catastróficos para o sistema, ocasionando grandes perdas financeiras e/ou de vidas humanas. Este tipo de sistema comumente utiliza processadores embarcados que processam dados de entrada e geram um determinado número de saídas de acordo com as especificações do mesmo. Entretanto, devido à alta complexidade dos sistemas embarcados de tempo real, é cada vez mais freqüente o uso de um sistema operacional com o objetivo de simplificar o projeto do mesmo. Basicamente, o sistema operacional de tempo real (real-time operating system - RTOS) funciona como uma interface entre o hardware e o software. Contudo, sistemas embarcados de tempo real podem ser afetados por falhas transientes. Estas falhas podem degradar tanto o funcionamento da aplicação quanto o do próprio sistema operacional embarcado. Em sistemas embarcados de tempo real, estas falhas podem afetar não somente as saídas produzidas durante a execução da aplicação, mas também as restrições de tempo associadas às tarefas executadas pelo sistema operacional. Neste contexto, o presente trabalho propõe uma nova técnica baseada em hardware capaz de aumentar a robustez de sistemas embarcados de tempo real. A técnica proposta é baseada na implementação de um Infrastructure IP core (I-IP) denominado “Escalonador- HW”, que monitora a execução das tarefas e verifica se as mesmas estão de acordo com as restrições de tempo e seqüência de execução especificadas. Para validar a técnica proposta, foi desenvolvido um estudo-de-caso baseado em um microprocessador pipeline e um kernel de RTOS, além de um conjunto de benchmarks capazes de exercitar diferentes serviços oferecidos pelo sistema operacional embarcado. Este estudo-de-caso foi mapeado em um dispositivo programável lógico (FPGA). Experimentos de injeção de falhas por Software e Hardware foram realizados para validar a capacidade de detecção de falhas e estimar os overheads introduzidos pela técnica. Os resultados demonstram que a latência de detecção de falhas é menor que a latência de detecção por parte do RTOS, sendo a cobertura de detecção do Escalonador-HW maior que à RTOS. Por ultimo, o overhead introduzido representa aproximadamente 6% do processador Plasma.