Reproduction de : Thèse de doctorat : Automatique et Informatique industrielle : Lille 1 : 2006. / N° d'ordre (Lille 1) : 3827. Résumé en français et en anglais. Titre provenant de la page de titre du document numérisé. Bibliogr. p. 181-192. Liste des publications et des communications.

Reproduction de : Thèse de doctorat : Informatique : Lille 1 : 2006. / N° d'ordre (Lille 1) : 3859. Résumé en français et en anglais. Titre provenant de la page de titre du document numérisé. Bibliogr. p. 149-162. Index.

Reproduction de : Thèse de doctorat : Informatique : Lille 1 : 2004. / N° d'ordre (Lille 1) : 3520. Résumé en français. Titre provenant de la page de titre du document numérisé. Bibliogr. p. 193-204. Index.

Thèse (Ph. D.)--Université Laval, 2007. / Titre de l'écran-titre (visionné le 5 mai 2008). Bibliogr.

Thèse (D.Eng.) -- Université du Québec à Chicoutimi, 2007. / La p. de t. porte en outre: Thèse présentée à l'Université du Québec à Chicoutimi comme exigence partielle du doctorat en ingénierie. CaQQUQ Bibliogr.: f. 235-244. Document électronique également accessible en format PDF. CaQQUQ

Thèse (M.Eng.)-- Université du Québec à Chicoutimi, 2002. / Document électronique également accessible en format PDF. CaQCU

Thèse (M.Eng.) -- Université du Québec à Chicoutimi, 2006. / "Mémoire présenté à l'Université du Québec à Chicoutimi comme exigence partielle de la maîtrise en ingénierie" CaQCU Bibliogr.: f. 128-136. Document électronique également accessible en format PDF. CaQCU

Thèse (M.Sc.)--Université Laval, 2008. / Titre de l'écran-titre (visionné le 25 mars 2009). Bibliogr.

Les architectures multi-cœurs utilisant des mémoire bloc-notes sont des architectures attrayantes pour l'exécution des applications embarquées temps-réel, car elles offrent une grande capacité de calcul. Cependant, les systèmes temps-réel nécessitent de satisfaire des contraintes temporelles, ce qui peut être compliqué sur ce type d'architectures à cause notamment des ressources matérielles physiquement partagées entre les cœurs. Plus précisément, les scénarios de pire cas de partage du bus de communication entre les cœurs et la mémoire externe sont trop pessimistes. Cette thèse propose des stratégies pour réduire ce pessimisme lors de l'ordonnancement d'applications sur des architectures multi-cœurs. Tout d'abord, la précision du pire cas des coûts de communication est accrue grâce aux informations disponibles sur l'application et l'état de l'ordonnancement en cours. Ensuite, les capacités de parallélisation du matériel sont exploitées afin de superposer les calculs et les communications. De plus, les possibilités de superposition sont accrues par le morcellement de ces communications. / Multi-core architectures using scratch pad memories are very attractive to execute embedded time-critical applications, because they offer a large computational power. However, ensuring that timing constraints are met on such platforms is challenging, because some hardware resources are shared between cores. When targeting the bus connecting cores and external memory, worst-case sharing scenarios are too pessimistic. This thesis propose strategies to reduce this pessimism. These strategies offer to both improve the accuracy of worst-case communication costs, and to exploit hardware parallel capacities by overlapping computations and communications. Moreover, fragmenting the latter allow to increase overlapping possibilities.

Thèse (M.Eng.) -- Université du Québec à Chicoutimi, 2003. / Bibliogr.: f. 182-187. Document électronique également accessible en format PDF. CaQCU