Th. doct.-ing.--Trait. de l'inf.--Lille 1, 1979. N°: 242.

Thèse de doctorat : Informatique : Lyon, École normale supérieure (sciences) : 2003. / Bibliogr. p. [125]-129. Index.

Reproduction de : Thèse d'Etat : informatique : Grenoble, INPG : 1986. Reproduction de : Thèse d'Etat : informatique : Grenoble 1 : 1986. / Titre provenant de l'écran-titre.

Reproduction de : Thèse de doctorat : Informatique : Lille 1 : 2004. / Label européen. N° d'ordre (Lille 1) : 3475. Texte de la thèse en anglais. Synthèse en français. Résumé en français et en anglais. Titre provenant de la page de titre du document numérisé. Bibliogr. p. 109-116.

Thèse doctorat : Informatique. Informatique et Systèmes Coopératifs pour l'Entreprise : INSA LYON : 2002. / Titre provenant de l'écran-titre. Bibliogr. p. 127-130.

Reproduction de : Thèse de doctorat : mathématiques appliquées : Grenoble, INPG : 1988. / Titre provenant de l'écran-titre. Bibliogr. p. 153-159.

Reproduction de : Thèse de 3e cycle : mathématiques appliquées : Grenoble 1 : 1986. / Titre provenant de l'écran-titre. Bibliogr. p. 105-109.

Th.--Electronique et communications--Paris--ENST, 1992. / Notes bibliogr.

Thèse doctorat : Informatique : Lille 1 : 2003. / N° d'ordre (Lille 1) : 3393. Résumé en français et en anglais. Bibliogr. p. 129-135.

Les défaillances des applications embarquées dans les systèmes temps-réel strict peuvent avoir des conséquences graves (catastrophes industrielles, mise en danger de vies humaines). La vérification des contraintes temporelles d'un système temps-réel strict dépend de la connaissance du temps d'exécution pire-cas des tâches constituant l'application embarquée. L'utilisation de processeurs multi-cœurs est l'un des moyens actuellement mis en œuvre afin d'améliorer le niveau de performances des systèmes embarqués. Cependant, la détermination du temps d'exécution pire-cas d'une tâche sur ce type d'architecture est rendue difficile par le partage de certaines ressources par les cœurs, et notamment le bus d'interconnexion permettant l'accès à la mémoire centrale. Ce document propose un nouveau mécanisme d'arbitrage de bus à deux niveaux permettant d'améliorer les performances des ensembles de tâches exécutés tout en garantissant le respect des contraintes temporelles. Les méthodes décrites permettent d'établir un niveau de priorité d'accès au bus optimal pour chacune des tâches exécutées. Elles permettent également de trouver une allocation optimale des tâches aux cœurs lorsqu'il y a plus de tâches à exécuter que de cœurs disponibles. Les résultats expérimentaux montrent une diminution significative des estimations de temps d'exécution pire-cas et de l'utilisation du processeur.