Ce manuscrit expose des travaux effectués entre 1994 et 2004 sur la fiabilité des composants à base de structures MOS et la fiabilité des oxydes ultra-minces de SiO2 (<10nm) utilisés comme isolant de grille dans ces composants. Nous avons établi un lien entre courants de fuite dans l'oxyde (SILC) et injection de porteurs chauds, principalement les trous chauds, dans les oxydes de 3.8 et 4.7nm. La dépendance en champ et en température du SILC soutient un modèle d'effet tunnel assisté par des défauts neutres barycentriques dans l'oxyde, même si une composante partielle de type Schottky est identifiable. Pour les claquages de type Soft-breakdown relevés, nous avons proposé un modèle simple, fondé sur un rétrécissement local de l'épaisseur d'oxyde. Le phénomène LVSILC, typique de la structure MOS en déplétion, est mis en évidence suite à des stress à tension constante pour des oxydes entre 2.5 et 1.2 nm. Nous proposons de l'interpréter comme un effet tunnel assisté par des niveaux proches des bandes de conduction ou de valence de la densité d'états d'interface. Les mécanismes de génération sont principalement déterminés par l'énergie des porteurs injectés (y compris dans le cas d'injections de porteurs chauds), et génèrent une loi d'accélération en VG pour le vieillissement en mode tunnel direct. On établit une loi générale, donnant la probabilité de création de défauts en fonction des paramètres qui déterminent l'énergie des porteurs injectés. <br />Nos études sur les porteurs chauds nous ont aussi amené à étudier la fiabilité de transistor MOSFET lors de contraintes dynamiques (AC), caractéristiques des séquences de polarisation en mode normal de fonctionnement. Le résultat pratique de ce travail est la mise en oeuvre d'une méthodologie s'inspirant de l'hypothèse quasi-statique pour la prévision des durées de vie AC. Cette méthodologie, éprouvée et comparée aux résultats de mesure dans un certains nombre de cas où sa validité est reconnue, est appliquée au cas plus complexe du transistor de passage NMOS. L'accord reste satisfaisant, mais nous avons également mis en évidence les limitations de cette technique lors de séquences faisant intervenir des relaxations, des périodes de dépiégegage ou des dégradations bi-directionnelles.<br />Concernant le lien entre les étapes du procédé et la fiabilité, nous avons étudié l'influence d'une étape d'implantation ionique à haute énergie, qui induit un dégât dans le volume du semi-conducteur détecté électriquement par C(V), mais aussi des courants de fuite similaires au SILC (IILC Implantation Induced Leakage Current). Nous avons mis au point une méthodologie optimisée de détection du Wafer Charging, utilisant des injections très courtes de porteurs chauds (au pic de courant électronique) dans le transistor PMOS. Cette méthode s'est révélée plus sensible et plus révélatrice que les injections pratiquées en régime Fowler-Nordheim ou la simple étude paramétrique pour détecter les défauts latents issus du charging dans les oxydes minces. Enfin, nous avons identifié par DLTS les défauts issus d'une contamination au Fer dans le Silicium (paire Fe-B et Fer interstitiel Fei) et avons observé la re-transformation spontanée du Fei en paire Fe-B en quelques heures.