Les circuits numériques utilisés dans des domaines aussi variés que le médical, spatial, automobile ou nucléaire ont besoin d'une très forte fiabilité. La réduction progressive de la tension d'alimentation et l'intégration croissante des produits électroniques affecte la sensibilité du système à l'apparition de fautes (permanentes ou transitoires). Les fautes transitoires ont été largement dominants dans le taux total de SER (Soft Error Rate) des mémoires et éléments de séquentiels. Ainsi, les techniques de correction et prévention pour ces éléments sont bien connues. Par contre, la contribution au SER due aux éléments de logique combinatoire est en croissance, et il est prévue qu'elle devient dominante avec la réduction progressive de la taille de la technologie CMOS. Ainsi, il y a un réel besoin de pallier le manque de modèles et méthodologies qui prennent en compte l'effet de la logique combinatoire dans la perte de fiabilité. Deux approches existe pour cette problématique : 1- Techniques d'injection de fautes 2 - Modèles analytiques Le travail présenté dans cette thèse pour sur l'approche analytique, ou approche probabiliste. D'abord, une analyse en profondeur de l'état de l'art est proposé, mettant en évidence les limitations principales de ce type d'approche. Deuxièmement, des nouvelles approches sont proposées, améliorant la performance des approches existants. Des nouvelles métriques concernant l'analyse FMDEA et durcissement séléctif sont aussi proposées. Finalement, les approches sont validées en comparant leur performance avec les principales techniques déjà existantes.