For the reliability design of Engine Control Unit devices in motor vehicles, the knowledge of stresses occurring in the field within the product service life is essential. In addition to the environmental influences such as temperature, moisture and humidity, vibration and shock issues are in focus. To ensure the robustness of the products and they are still easily and inexpensively made, they must be interpreted appropriately in the development process. For this, the load spectra for the mechanical influences of road conditions and operating conditions are to be determined. Work will also include temperature and humidity values examined on typical installation locations. The essential everyday situations (commuters, taxi, farmer, ...) should be considered. Existing measurement technology must be combined to this end a comprehensive logger system with communication to the vehicle.

Die Java-Plattform bietet viele Vorteile für die schnelle Entwicklung komplexer Software. Für die Ausführung des Java-Bytecodes auf eingebetteten Systemen eignen sich insbesondere Java-(Bytecode)-Prozessoren, die den Java-Bytecode als nativen Befehlssatz unterstützen. Die vorliegende Arbeit untersucht detailliert die Gestaltung einer Mehrkernarchitektur für Java-Prozessoren zur effizienten Nutzung der auf Thread-Ebene ohnehin vorhandenen Parallelität eines Java-Programms. Für die Funktionalitäts- und Leistungsbewertung eines Prototyps wird eine eigene Trace-Architektur eingesetzt. Es wird eine hohe Leistungssteigerung bei nur geringem zusätzlichem Hardwareaufwand erzielt sowie eine höhere Leistung als bekannte alternative Ansätze erreicht.

Die Java-Plattform bietet viele Vorteile für die schnelle Entwicklung komplexer Software. Für die Ausführung des Java-Bytecodes auf eingebetteten Systemen eignen sich insbesondere Java-(Bytecode)-Prozessoren, die den Java-Bytecode als nativen Befehlssatz unterstützen. Die vorliegende Arbeit untersucht detailliert die Gestaltung einer Mehrkernarchitektur für Java-Prozessoren zur effizienten Nutzung der auf Thread-Ebene ohnehin vorhandenen Parallelität eines Java-Programms. Für die Funktionalitäts- und Leistungsbewertung eines Prototyps wird eine eigene Trace-Architektur eingesetzt. Es wird eine hohe Leistungssteigerung bei nur geringem zusätzlichem Hardwareaufwand erzielt sowie eine höhere Leistung als bekannte alternative Ansätze erreicht.

Aus der Vision, Computertechnik für den schmalen Geldbeutel technisch interessierten Jugendlichen verfügbar zu machen entstand ein kreditkartengroßer Einplatinencomputer, der Raspberry Pi. Wir möchten den Raspi im Vortrag etwas näher vorstellen und in einer kleinen Demonstration Anregungen für eigene Projekte geben. Gespannt sind wir auch auf Projekte, welche die Zuhörer bereits mit dem Raspberry Pi umgesetzt haben.

Die Steigerung der Verarbeitungsleistung eingebetteter Mikroprozessoren gewinnt insbesondere durch zunehmende Bedeutung audiovisueller Datenverarbeitung in Verbindung mit drahtloser Kommunikation ständig an Bedeutung. Die notwendige Performance ist jedoch durch Anwendung klassischer Techniken des Prozessorentwurfs (Pipelining, Superskalarität) nur teilweise erreichbar. In unserem Beitrag möchten wir aufzeigen, daß die erforderliche Verarbeitungsleistung durch den Einsatz dynamisch rekonfigurierbarer Datenpfade bei gleichzeitig erhöhtem Flexibilitätsgrad erreicht werden kann. Anhand von quantitativen Untersuchungen zu Chipflächen und Leistungsbedarf einer 0,18µm CMOS-Standardzellenrealisierung der ARRIVE Architektur- Fallstudie wird ersichtlich, daß durch Einsatz eines einfachen RISC Mikroprozessors erweitert um einen rekonfigurierbaren DSP-Datenpfad eine gute Ausnutzung der vorhandenen Applikationsparallelität verbunden mit einem deutlichem Performancegewinn bei gleichzeitig geringem Chipflächen- und Leistungsbedarf erreichbar ist. Als Quelle des ermittelten und dargestellten Leistungsbedarfs dient dabei eine basierend auf repräsentativen DSP Benchmark-Algorithmen durchgeführte Power-Simulation des Chip-Layouts.

Es wird ein Ansatz zur zeitbeschränkten Ablaufplanung für VLIW-Prozessoren mit neuronalen Netzen vorgestellt. Bestehende Arbeiten werden dahingehend erweitert, dass der Datenpfad des Prozessors über heterogene funktionale Einheiten verfügen und geclustert sein darf. Es werden zwei Varianten zur Lösung des Problems angegeben, deren Qualität mit einem heuristischen Ansatz verglichen wird und Schlussfolgerungen bezüglich der Nutzbarkeit neuronaler Netze gezogen.

Im Rahmen des FACETS-Projektes ist die optimierte Abbildung neuronaler Netzwerke durch spezielle Algorithmen auf dafür konzipierte Hardware notwendig, um die Simulation plastischer und pulsierender Modelle zu ermöglichen. Die Erstellung der biologischen und Hardware- Modelle sowie die Konzeptionierung und Analyse der Algorithmen werden in dieser Arbeit vorgestellt.

Zugl.: Hagen, Fernuniv., Diss., 2009

Unified Extensible Firmware Interface (UEFI) is an industry standard for implementing the basic firmware in the computers. This standard replaces BIOS. A huge amount of C code has been written for the implementation of UEFI. Yet there has been a very little focus on testing UEFI code. The thesis shows how the industry can perform a meaningful testing of UEFI. Spanning the test coverage with the help of test tools over all UEFI phases is a key objective. Moreover, techniques such as Test Driven Development and source code analysis are explained in terms of UEFI to make sure the bugs are minimized in the first place. The results show that the usage of test and analysis tools point to a large number of issues. Some of these issues can be fixed at a very early stage in the Software Development Life Cycle. For this reason the developers and testers should be convinced that they need to focus on testing UEFI from a software perspective.

This thesis explores the execution of object-oriented code on an embedded Java platform. It presents established and derives new approaches for the implementation of high-level object-oriented functionality and commonly expected system services. The goal of the developed techniques is the provision of the architectural base for an efficient and predictable code execution. The research vehicle of this thesis is the Java-programmed SHAP platform. It consists of its platform tool chain and the highly-customizable SHAP bytecode processor. SHAP offers a fully operational embedded CLDC environment, in which the proposed techniques have been implemented, verified, and evaluated. Two strands are followed to achieve the goal of this thesis. First of all, the sequential execution of bytecode is optimized through a joint effort of an optimizing offline linker and an on-chip application loader. Additionally, SHAP pioneers a reference coloring mechanism, which enables a constant-time interface method dispatch that need not be backed a large sparse dispatch table. Secondly, this thesis explores the implementation of essential system services within designated concurrent hardware modules. This effort is necessary to decouple the computational progress of the user application from the interference induced by time-sharing software implementations of these services. The concrete contributions comprise a spill-free, on-chip stack; a predictable method cache; and a concurrent garbage collection. Each approached means is described and evaluated after the relevant state of the art has been reviewed. This review is not limited to preceding small embedded approaches but also includes techniques that have proven successful on larger-scale platforms. The other way around, the chances that these platforms may benefit from the techniques developed for SHAP are discussed.