La sûreté de fonctionnement des systèmes électroniques est un sujet de plus en plus complexe en raison des avancées technologiques et architecturales. Les structures comportant à la fois un grand nombre de composants et conçues à partir de technologies agressives sont parmi celles dont les problèmes de fiabilité doivent être considérés avec la plus grande attention. Parmi ces structures, les calculateurs parallèles intégrés, puissants accélérateurs de calcul dans un volume réduit, se doivent d'assurer un niveau de fiabilité élevé à ses utilisateurs. Dans cette thèse, nous proposons une méthode d'amélioration de la fiabilité dédiée à ces calculateurs fondée sur des techniques originales de test et de tolérance aux fautes. La méthode de tolérance aux fautes consiste en une reconfiguration du réseau sur 2 niveaux de hiérarchie physique, fondée sur la connaissance permanente de l'état de la structure obtenue par un test périodique ou concurrent. Nous montrons alors comment il est possible, au moyen d'un ajout matériel minimisé et modulaire, d'atteindre des taux de fiabilité équivalents à ceux d'un des composants de la structure d'origine.