L'évolution des techniques et des capacités d'intégration entraîne une forte augmentation du volume d'information à manipuler, spécialement dans le domaine du traitement du signal et de l'image. La mémorisation des données doit donc faire l'objet d'une attention particulière lors de la conception de systèmes. La gestion des données en mémoire peut être traitée un haut niveau d'abstraction car il offre des opportunités d'optimisation plus importantes.Dans cette thèse, nous proposons une méthodologie de gestion des unités de mémorisation par la synthèse de haut niveau. Une analyse des données manipulées dans les applications TDSI a permis de définir un nouveau mécanisme de placement des données et de génération d'adresses et de mettre en œuvre une gestion d'anticipation des accès mémoire basée sur des modèles utilisés en gestion de production. Le travail réalisé a été intégré dans l'outil de synthèse d'architecture GAUT.

Les technologies actuelles permettent l'intégration de nombreux composants sur une seule puce. Ces systèmes appelés systèmes monopuce (SoC) sont un assemblage hétérogène de composants logiciels et matériels. La pression pour la qualité et les délais de mise sur le marché font de la validation de ces systèmes un point clé (70% du temps de conception). La vérification de l'intégration des SoCs, réalisée par simulation, consiste à valider les fonctionnalités des composants et leurs interconnexions dans le système. Elle est couramment effectuée par l'exécution de programmes logiciels sur les processeurs embarqués. Ces programmes sont généralement conçus à bas niveau (assembleur, C) ce qui rend difficile la réalisation de scénarii de test complexes nécessitant des mécanismes de synchronisation sophistiqués. De plus, leur utilisation n'est pas suffisante pour effectuer la validation complète d'un système. Ainsi, les contributions permettant d'accélérer la validation sont : (1) la définition d'une méthodologie de validation utilisant plusieurs techniques de vérification adressant les problèmes spécifiques aux SoCs ; (2) la définition d'une nouvelle méthode de vérification de l'intégration s'appuyant sur des programmes de test logiciel de haut niveau reposant sur un système d'exploitation. Cette méthode a été validée sur un système monopuce industriel destiné aux applications de télévision numérique haute définition.

Les microsystèmes connaissent depuis une dizaine années un développement important grâce à leur pouvoir de miniaturisation des systèmes complexes. A l'heure actuelle un grand nombre d'entreprises étudie la possibilité de faire passer leurs produits de l'échelle macroscopique à l'échelle microscopique. Cette translation d'échelle a pour but de réduire les coûts de production et d'augmenter les performances. Dans cette optique, ce travail de thèse a étudié une solution de disjoncteur thermique en technologie microsystème.<br />Le disjoncteur thermique protège les réseaux électriques contre des surcharges de courant en mesurant l'énergie qui s'écoule dans les fils<br />pendant une durée ? Au delà d'une énergie de seuil, le réseau est ouvert. Le composant microsystème réalisant cette fonction est un convertisseur électro-thermique à grande constante de temps.

L'effort principal de la première partie de cette thèse est concentré sur le développement de capteurs de pH-ISFET en technologie peu coûteuse et non modifiée de 0.6um CMOS (AMS). La recherche comprend une étude de faisabilité, la conception, la fabrication, et la caractérisation complète de sensibilité pH. Un des aspects principaux de la fiabilité du capteur d'ISFET est sa mise en boîtier. Plusieurs structures d'ISFET ont été conçues, fonctionnent et donnent des résultats exploitables. La contribution de bruit d'ISFETs <br />commerciaux, aussi bien que des nouveaux capteurs de pH conçus, est étudiée et mesurée. A la fin de la première partie, deux interfaces de capteurs ISFET sont présentées. Le but de la deuxième partie de cette thèse est d'étudier des inductances planaires suspendues à fort facteur de qualité Q pour des applications analogiques RF. Nous présentons des études, les calculs et la conception d'inductances suspendues sur puce <br />développées dans une technologie CMOS 0.8um (AMS). L'architecture de conception novatrice proposée maximalise le facteur de qualité Q. Les inductances suspendues peuvent être placées verticalement <br />au-dessus du substrat, et ainsi les effets parasites de substrat sont considérablement réduits. Les inducteurs passifs conçus ont des valeurs de 1nH à 7nH. Le facteur Q plus grand que dix est estimé à partir des calculs, et il est vérifié expérimentalement par des mesures de paramètres S.

Suivant les recommandations de l'ITRS 2003, il convient de s'intéresser aux circuits numériques asynchrones pour préparer l'avenir de la conception des circuits numériques. Sur le plan théorique, nous établissons le théorème de l'insensibilité aux délais des circuits numériques asynchrones. Pour spécifier un circuit numérique asynchrone par un programme faisant abstraction des délais, il faut et il suffit que le circuit vérifie trois propriétés fondamentales, que nous appelons propriétés d'insensibilité aux délais, i.e. persistance, sûreté et vivacité. Sur le plan pratique, nous choisissons le standard SystemC v2.0.1 de conception de systèmes numériques pour élaborer le premier modèle de circuits numériques asynchrones instrumenté pour la vérification des propriétés d'insensibilité aux délais, intégré dans un standard de conception de systèmes numériques. Nous mettons ce modèle en œuvre sur des exemples de taille réduite, mais significatifs, avant d'élargir la perspective.

La technologie de fabrication des circuits intégrés a permis de passer des composants spécifiques ASIC aux systèmes embarqués sur une seule puce (SoC). Ces systèmes sont construits par un assemblage de composants hétérogènes existants (préconçus). De plus, le flot de conception de SoC nécessite l'intégration de plusieurs outils provenant de différentes sources et ayant des domaines d'application variés, dans le but d'obtenir un flot de conception complet, ce qui n'existe pas aujourd'hui. L'intégration de composants hétérogènes est très difficile. Elle requiert une adaptation de leurs interfaces au réseau de communication embarqué. Cette adaptation nécessite la construction d'adaptateurs divers et très sophistiqués. Ces derniers sont obtenus par un assemblage de composants d'interface élémentaires.<br />L'intégration d'outils provenant de différentes sources dans un environnement de conception existant est aussi difficile. Elle nécessite une interopérabilité entre les différents outils dans le cadre d'un seul flot de conception complet. La manipulation d'outils et de composants hétérogènes dans un flot complet de conception SoC est un travail fastidieux, source d'erreurs, et coûteux en terme de temps de conception. Vu la pression du temps de mise sur le marché, un environnement ouvert à l'intégration automatique d'outils et de composants logiciels/matériels est devenue cruciale. La contribution de cette thèse concerne la construction d'un environnement de conception ouvert autour d'un format intermédiaire. Cet environnement permet l'intégration d'outils selon un modèle bien défini. Il permet aussi l'intégration automatique de composants logiciels/matériels selon un flot générique et des techniques de composition. Les concepts proposés ont été validés sur deux études de cas différentes : l'intégration de l'outil VCC de Cadence et l'intégration d'un IP de communication décrit à un haut niveau d'abstraction dans le flot de conception ROSES.

La vérification symbolique de systèmes matériels est limitée par la complexité exponentielle en taille de représentation du modèle symbolique sous-jacent. <br />Ce travail porte sur la réduction, manuelle ou non, de ce modèle. Les approches compositionnelles structurelles et comportementales ont été étudiées dans un contexte industriel. Cette étude a précédé le développement d'une nouvelle technique de réduction : la partition fonctionnelle. Cette technique s'applique aux systèmes dont le comportement est séquentiellement décomposable. La partition fonctionnelle est mise en place grâce à une étape préliminaire de simulation symbolique. Elle a été implémentée et appliquée sur un circuit industriel de taille importante, et a permis d'obtenir d'excellents résultats en matière de réduction. L'expérimentation des techniques de preuve présentées s'est appuyée sur un outil d'extraction de machines d'états finis à partir de descriptions VHDL qu'il a été nécessaire de mettre en œuvre.

Ce travail de thèse développe une nouvelle méthodologie pour la conception conjointe du logiciel et du matériel. Cette méthodologie met en pratique une approche transformationnelle de découpage capable de manipuler des systèmes distribués et des architectures multiprocesseurs. Cette approche semi-automatique de découpage réalise le lien entre une spécification au niveau système et une architecture logicielle/matérielle de manière rapide permettant une exploration rapide de l'espace des solutions. Le principal domaine d'application de ce travail est la conception des architectures distribuées, composées, de processeurs logiciels (e.g. programmes) et processeurs matériels (e.g. ASICs). Par rapport à l'approche classique de conception, utilisée dans la plus grande partie des systèmes de conception conjointe existants, cette approche supporte des architectures flexibles composées de processeurs qui communiquent en utilisant un réseau de communication complexe. La principale contribution de ce travail est l'application de l'approche transformationnelle à la conception conjointe logicielle/matérielle d'architectures multiprocesseurs.

On peut définir les microsystèmes ou les systèmes micro–électromécaniques comme des systèmes de petites dimensions (plus petites qu'un centimètre cube) et qui accomplissent des fonctions de précision. Les microsystèmes se composent de capteurs pour acquérir les informations du monde extérieur, d'une partie électronique pour le traitement de données et d'actionneurs qui réagissent avec le monde extérieur. Le coût élevé de développement d'un microsystème est dû en grande partie à la complexité du flot de conception faisant intervenir une multitude d'outils CAO spécifiques ou adaptés aux microsystèmes. <br />Le but de cette thèse est de développer une méthodologie de modélisation et de simulation de microsystèmes en se basant sur les outils CAO microélectronique existants. Cette méthodologie comprend les différents niveaux d'abstraction des microsystèmes. Pour transposer les techniques de simulation et modélisation du domaine microélectronique aux microsystèmes, il a fallu faire tout d'abord une étude comparative entre les deux flots de conception. Nous avons ensuite développé des techniques pour gérer la complexité des dessins du masque de microsystèmes. Ces techniques couvrent la génération des motifs uniformes au niveau de layout, ainsi que l'adaptation des algorithmes de vérification de règles de dessin aux formes complexes microsystèmes. Une étude sur une méthodologie de synthèse et d'optimisation pour microsystèmes est présentée où un langage hybride de description de microsystèmes est illustré et différents algorithmes d'optimisation sont discutés. Finalement un environnement de simulation globale de SoC est défini où un composant microsystème « commutateur optique » est simulé avec son environnement électronique.

Les microsystèmes sont le dernier développement de la microélectronique. Leur apparition ouvre des possibilités révolutionnaires dans plusieurs domaines d'application, dont l'exploitation de l'espace.L'utilisation des microsystèmes dans l'espace se heurte au problème de l'exposition à la radiation, notamment pour la partie électronique. Cet obstacle a été surmonté dans le passé par la mise en place de filières de fabrication résistantes ("durcies") aux effets de la radiation. Le rétrécisemment des budgets militaires a provoqué la disparition de la plupart des technologies de fabrication durcies, ce qui est en train de pousser les constructeurs vers l'emploi de technologies commerciales standard (COTS). L'objectif de cette thèse a été d'investiguer des techniques de conception pour le durcissement d'un microsystème fabriqué par une technologie COTS. Le microsystème en question est un capteur de rayonnements infrarouges basé sur des thermopiles en silicium, suspendues par une étape de micro-usinage en volume par la face avant. Les éléments pertinents des différents domaines de connaissance impliqués sont passés en revue, avec une analyse des techniques de durcissement applicables à la construction de l'électronique de lecture en technologie CMOS. Un programme de caractérisation expérimentale a été réalisé, et il a permit d'établir le niveau de sensibilité de la technologie aux rayonnements et l'efficacité des techniques de durcissement développées. Les très bons résultats obtenus ont permis de passer à la réalisation de la chaîne de lecture du capteur, qui a été fabriquée, catactérisée et qualifiée pour l'espace.